EDA程序题.docVIP

下载本文档

45
0
约 13页
2016-09-13 发布于河南
举报
版权申诉

EDA程序题.doc

1、本文档共13页，可阅读全部内容。
2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
8、VIP文档为合作方或网友上传，每下载1次，网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档

对地址计数器模块进行VHDL描述输入端口：clkinc 计数脉冲 cntclr 计数器清零输出端口：rdaddr RAM读出地址，位宽10位 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity addr_cnt is port ( clkinc, cntclr : in std_logic; wraddr : out std_logic_vector (9 downto 0) ); end addr_cnt; architecture one of addr_cnt is signal tmp : std_logic_vector (9 downto 0); begin process (clkinc, cntclr) begin if clkincevent and clkinc = 1 then if cntclr = 1 then tmp = (others = 0); else tmp = tmp + 1; end if; end if; end process; wraddr = tmp; end one; 六、根据原理图写出相应的VHDL程序： Library ieee;Use ieee.std_logic_1164.all;Entity mycir is? ? ? ? Port ( A, B, clk : in std_logic;? ? ? ? ? ? ? ? ? ? ? ? Qout?: out std_logic);End mycir;Architecture behave of mycir is? ? ? ? Signal ta, tb, tc;Begin? ? ? ? tc = ta nand tb;? ? ? ? Process (clk)? ? ? ? Begin? ? ? ? ? ? ? ? If clk’event and clk = ‘1’ then? ? ? ? ? ? ? ? ? ? ? ? Ta = A;? ? ? ? ? ? ? ? ? ? ? ? Tb = B;? ? ? ? ? ? ? ? End if;? ? ? ? End process;? ? ? ? Process (clk, tc)? ? ? ? Begin? ? ? ? ? ? ? ? If clk = ‘1’ then? ? ? ? ? ? ? ? ? ? ? ? Qout = c;? ? ? ? ? ? ? ? End if;? ? ? ? End process;End 四、阅读下列VHDL程序，画出原理图（RTL级） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY HAD IS PORT ( a : IN STD_LOGIC; b : IN STD_LOGIC; c : OUT STD_LOGIC; d : OUT STD_LOGIC ); END ENTITY HAD; ARCHITECTURE fh1 OF HAD IS BEGIN c = NOT(a NAND b); d = (a OR b)AND(a NAND b); END ARCHITECTURE fh1; 五、请按题中要求写出相应VHDL程序带计数使能的异步复位计数器输入端口： clk 时钟信号 rst 异步复位信号 en 计数使能 load 同步装载 data （装载）数据输入，位宽为10 输出端口： q 计数输出，位宽为10 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT1024 IS PORT ( CLK, RST, EN, LOAD : IN STD_LOGIC; DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0); Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) ); END CNT1024; ARCHITECTURE ONE OF CNT1024 IS BEGIN PROCESS (CLK, RST, EN, LOAD, DATA) VARIABLE Q1 : STD_LOGIC_VECTOR (9 DOWNTO 0); BEGIN IF RST =