习题解答 3篇6章 时序电路.pptVIP

〖题3.6.2〗 〖题3.6.5〗 〖题3.6.6〗 〖题3.6.8〗 * 浙江大学 蔡忠法 集成电子技术基础 图为一个实现串行加法的电路图，被加数“11011”及加数“10111”已分别存入两个五位被加数和加数移位寄存器中。试分析并画出在六个时钟脉冲作用下全加器输出Si端、进位触发器Q端以及和数移位寄存器中左边第一位寄存单元的输出波形。 〖解〗 已知集成计数器74HC193的功能表和引脚图如图所示。 （1）利用反馈清零法设计一个8421BCD编码的十进制加计数器。 （2）利用反馈置数法设计一个余3编码的十进制加计数器。 （3）能否采用反馈清零法设计减法计数器？能否应用反馈置数法设计减法计数器？为什么？试设计一个8421BCD编码十进制减法计数器。 〖解〗 （1）十进制加计数器：74HC193是异步清零。因此当出现1010时将清零端置为有效（“1”）。 （2）余3编码的十进制加计数器：只能采用反馈置数法。74HC193是异步置数，因此当出现（10）10＝(1101)余3码时将输出置为0＝(0011)余3码。 （3）能否采用反馈清零法设计减法计数器？不能。能否应用反馈置数法设计减法计数器？能。 为什么？因为减到“0000”后再来一个CP脉冲计数器状态为1111。 设计一个8421BCD编码十进制减法计数器。当出现1111（过渡态）时将输出置为1001。 中规模集成4位二进制计数器（74HC161）的功能表和引脚图如图所示。 （1）利用反馈清零法设计一个8421BCD七进制加计数器。 （2）利用反馈置数法设计一个余3编码的七进制加计数器。 （3）用一片74HC161及图示电路设计一个能自动完成从000加到111，再从111减到000的加减循环计数的计数器。（注，111只允许出现一次，000要求出现2次）。 1 〖解〗 （1）七进制加计数器：74HC161是异步清零。因此当出现0111时将清零端置为有效（“0”）。 （2）余3编码的七进制加计数器：反馈置数法。74HC161是同步置数，因此当出现1001时将输出置为0011。 （3）自动加减循环计数器。74HC161无减法计数，因此自动加减循环计数器只能通过74HC161输出变换得到，多余的状态通过置数法跳过。 已知集成计数器74HC193的功能表和引脚图。 （1）若要设计一个36进制8421BCD编码的加法计数器需要几片74HC193？各片应设计成几进制计数器？ （2）用片间同步级联法设计36进制8421BCD加法计数器。 〖解〗 （1）若要设计一个36进制8421BCD编码的加法计数器，需要2片74HC193。低位片应设计成10进制计数器；高位片应设计成4进制计数器，但当计数到36时应将两片都清0（36作为过渡态）。 （2）同步级联法。 74HC193是异步清零，异步置数。同步级联时将两片的CPU端连在一起，低位片1001时将高位片的CPD置为“1”。 蔡忠法 浙江大学电工电子教学中心 Ver1.0 版权所有? 2009年 全加器是一个组合逻辑电路，而移位寄存器和触发器是一个时序电路，解题时要注意这两种电路的不同特点。时序电路的输出状态是由CP脉冲作用后稳定的，组合电路是一旦输入决定，输出也就明确了。 可先列出真值表，然后画出时序波形图。 * *