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LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY sqs IS PORT( Rst,x,clk: in Std_logic; z: out Std_logic); END sqs; ARCHITECTURE a OF mealy IS TYPE STATE_TYPE IS (s0, s1, s2); SIGNAL state: STATE_TYPE; BEGIN PROCESS (rst,clk) BEGIN If (Rst=‘1’) then state=s0; elsif （clk‘EVENT AND clk = ’1‘） then CASE state IS WHEN s0 = IF din=‘1’ THEN state = s1; else state=s0; END IF; WHEN s1 = IF din=‘1 THEN state = s2; else state=s0; END IF; WHEN s2 = IF din=0 THEN state=s0; else state=s2; END IF; WHEN others = state=s0; END CASE; End if; END PROCESS; z=1 when (state=s2 and din=’0’) else 0; --输出不仅与状态有关，而且和输入有关。 END a; 序列检测器 检测序列：110010 序列检测器 CLK ID D PROCESS (clk,reset) BEGIN If （clk‘EVENT AND clk = ’1‘） then CASE state IS WHEN s0 = IF din=‘1’ THEN state = s1; else state=s0; END IF; WHEN s1 = IF din=‘1 THEN state = s2; else state=s0; END IF; WHEN s2 = IF din=0 THEN state=s0; else state=s2; END IF; WHEN others = state=s0; END CASE; End if; END PROCESS; z=1 when (state=s2 and din=’0’) else 0; --输出不仅与状态有关，而且和输入有关。 END a; S0 S1 0/0 1/0 0/0 S2 S3 S4 S5 1/0 1/0 0/0 0/0 1/0 1/0 0/0 1/0 0/1 三、VHDL设计规范 1. 文件头和修订列表 文件头包含以下内容： ·模块名 ·文件名 ·需要的库 ·模块描述 ·使用的仿真器——其运行平台和版本 ·使用的综合工具，其运行平台和版本 ·作者名字和e-mail 修订列表包含以下内容： ·修订版本号 ·改动的数据 ·修订者名字和e-mail ·改动的详细描述 三、VHDL设计规范 ----------------------------------------------------------- -- Title : -- Project : ----------------------------------------------------------- -- File : -- Author : name email -- Organization: -- Created : -- Last update : 三、VHDL设计规范 -- Platform : -- Simulators : -- Synthesizers: -- Ta
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