VHDL 和 Verilog HDL 的区别.docVIP

VHDL 和 Verilog HDL 的区别 1. VHDL语言的特点： ?????a.VHDL是强类型语言： ?????????不同数据类型之间不能赋值(可用转换函数实现赋值) ?????????不同数据类型之间不能运算(可调用程序包重载操作符)?????b.VHDL不区分大小写(连保留字也不区分大小写)???Verilog HDL则没有数据类型匹配要求(自动转换)，区分大小写(大小写含义不同) ? 2. 输入、输出端口： ?????VHDL中有in??out??inout??buffer四种，端口默认为内部信号(有寄存器端口) ?????buffer端可以反馈，但不能连接其他元件端口，实际使用时常用内部signal来代替buffer端口 ?????Verilog HDL中只有input output inout，默认为wire类型（无寄存器端口） ?????verilog HDL中的reg类型数据可以代替VHDL的内部signal(内部寄存器) 当前最流行的硬件设计语言有两种，即 VHDL 与 Verilog HDL，两者各有优劣，也各有相当多的拥护者。VHDL 语言由美国军方所推出，最早通过国际电机工程师学会（IEEE）的标准，在北美及欧洲应用非常普遍。而 Verilog HDL 语言则由 Gateway 公司提出，这家公司辗转被美商益华科技（Cadence）所购并，并得到美商新思科技（Synopsys）的支持。在得到这两大 EDA 公司的支持后，也随后通过了 IEEE 标准，在美国、日本及中国台湾地区使用非常普遍。两者的比较如下：? ? ? （1）数据类型：VHDL 允许使用者自定义数据类型，如抽象数据类型，这种特性使得系统层级的建模较为容易。相比于 VHDL，Verilog HDL 语言的主要数据类型就简单许多，其数据类型的定义完全是从硬件的概念出发。对于初学者来说，这可能是其优点，能将思维概念放在电路设计本身。不过，这也使 得 Verilog HDL 在系统级建模的能力较弱，但新一代的 Verilog HDL 语言，如 Verilog-2001 及 SystemVerilog 等，就针对系统级的部分进行了加强，且完全向下兼容。? ? ? （2）可维护性：对于大型设计而言，VHDL 支持如 generate package 及 generic 的语法，这有助于大型设计的维护。在这方面 Verilog HDL 也提供了 generate 的语法。? ? ? （3）可扩充性：Verilog HDL 语言因其可程序化的接口可以无限扩充而成为功能强大的硬件设计语言。这一点是 VHDL 所欠缺的，VHDL 语言以 Package 的观念取代。? ? ? 个人感觉，还是偏好 Verilog HDL 硬件设计语言，主要是因为：? ? ? （1）精简：在实现同样功能的情况下，比较两者的程序代码，Verilog HDL 仅需几乎 VHDL 语言的一半长度。大家也知道，程序的可维护性与程序的长短成反比，越长的程序维护越不容易，且出错的几率也高。? ? ? （2）格式自由：自由的格式可能是优点，但也可能成为缺点。例如管脚位数不匹配，在 Verilog HDL 里仅为警告（Warning），而在 VHDL 里则为严重的错误（Error）。事实上，VHDL 以结构严谨著称。? ? ? （3）易于学习：Verilog HDL 的语法与 C 语言近似，对于已经很熟悉 C 语言的人而言，应该可以快速入门。? ? ? （4）方便性：Verilog HDL 定义了许多易于仿真的语法，如信号的提取（Extraction），我们可以在顶层模块中直接提取子模块的信号。如，wire test=top.module1.module2.test，这在仿真时极为有用。在比方说 signal 的强制赋值（force）与强制赋值释放（release），这也是常用的功能。而这些功能 VHDL 并不具备，必须依靠仿真器提供特殊的工具来辅助。并且，Verilog HDL 语言能在整个设计阶段甚至是库设计的时候都可以采用，因而免除了不同语言之间转换或联合仿真的问题。Verilog是一种硬件描述语言，在写Verilog语言时，首先要清楚所要写的module在硬件上如何实现，而不是去想编译器如何去解释这个 module。比如在决定是否使用reg定义时，要问问自己物理上是不是真正存在这个register，如果是，它的clock是什么？D端是什么？Q端 是什么？有没有清零和置位？同步还是异步？再比如三态输出问题，首先想到的应该是在register的输出后面加一个三态门，而不是如何才能让编译器知道 要“赋值”给一个信号为三态。同样，Verilog中没有“编译”的概