信号处理中高速计数器的设计及其ＦＰＧＡ实现.pdfVIP

中国fn严：学会电了对抗分含第1…弱学术年会论文蛙 信号处理中高速计数器的设计及FPGA实现 李宗华徐欣卢启中 周一宇 (因防科技大学) 摘要：在信号：址理中，为了准确测量和定位，对计数器的计 数精度有极高要求。，奉文提出了一种利用常用逻辑器件，结合 5 现场可编程器件(FPGA)实现10MHZ甚至更高频率的高速计 数器的方法，并已用硬件具体实现。可用于高精度的TOA、PW 测量等方面， 关键词：高速计数器，FPGA，数字移相 O 引言‘ 随着电子技术的迅速发展，无论在军事领域还是在民_【{j方面对丁-信号处理的实时性和 高精度要求越来越高，例如无源时羊毫何是刘川信号达到土站和各个附站的刚差形成的双 曲线或者双曲面来对目标定位，所U对下吖；号达到时间(TOA)的测量精度直接决定。：’ 定位的精度。普通的TTL集成电路≈i能满足高速计数器测量的要求，例如对T74161计 TTL集成I让蹿来计数即使 最低，为21MHz，74F161的fn。最高，为90MHz。斟此要IL}j 都采』f】最快的F系列．其每一、元件的最高．J一作频率也无法达剑50MH，。同时如果采用1TL 分离元件米搭成计数器电路，考虑到，；_}·郁参数的影响和各个元件之间的时序酝合，其允许 最高J：作频率还会下降。所以这样的计数器电路其精度无法达剑20ns，根本无法满足iii 精度信号处理的技术要求。 TI公司现在已经研制出精度达到几个ns的计数器芯片，但是这种技术曰i面很难获得。 所以找们；譬虑到利用现场可编程fj阵列(FPGA)芯片和一些常H|逻辑器件米完成精度至 少达到6．(m的高速计数器。利崩FPGA是考虑到其内部提供了许多I玎配置逻辑块CLB， 这些可配；§!逻阵列提供逻辑]JJ能单元，FPGA器件中的逻辑就是在这些单元中构造的。可 配置逻辑块包含函数发生器，触发器雨l编程控制的的多路开：七。由于FPGA臻成度高， 可以将多个rrL或PLD逻辑器件的功能集成到一个单片的FPGA芯片，并且其功能完全 由IL}j户殴置，可以随时改变，保证r逻辑电路设计、调试方便快捷，而且性能稳定。 1 高速计数器的设计 本文提出的高速计数器其设计思路是利用较低频率的时钟计数，再用初始时钟分频倒 相后形成4路不同相位关系的时钟用T解模糊，提高计数精度。如图1所示，对时钟CK 190 李宗4F等：信I；处I里中r镪速计数嚣的髓计及FPGA实m 无效码，不予考虑。 CK ．n广九r]=门=几．．门一门=广． CKj 乇：：：：：：：：．F．F-．1．．：：．：：．：F!。=1．．．一．r_=?飞：：：：：：．：．F· CK2 ．r司．} 一二『1一： ．．r．一∑=_广．1 CK3 。气=一．．厂71==：广’1。一．r。1=== ：．．F—1]厂—]广—1r—一 CK4 Ht 2所示。最后一ft为有效、无效{审，这32泣 经过译码器泽码后放入低3位，其结构如H 计数值的精度为66ns。 FPGA×C401)3EPCS4—3 幽2 西与非后触发锁存器读取当前计数器C的计数值，最终}句成32位TOA值。 李宗t【#等：信寸处理中-岛速汁敬器的没汁及FPGA实现 一9 敛 鼽 TOA值 O I O 4NI一1