SystemVerilog和Verilog描述状态机_FSM_之比较.pdfVIP

2008 年5 月 May 2008 第 13 卷 第3 期 JOURNAL OF XI AN UNIVERSITY OF POST AND TELECOMMUNICATIONS Vol13 No3 SystemVerilog Verilog ( FSM) 杨厚一, 徐东明 ( 西安邮电学院 电子与信息工程系, 陕西 西安 710121) : 由于状态机不 是一种电路的描述工具, 而且也是一种思想方法, 因而在电路设计的系统级和 RTL 级有着 广泛的应用如何编写出高质量易维护和可复用的RTL 级代码, 这既对硬件工程师提出了新的挑战, 又对硬件 描述语言的抽象层次语义及语法也提出了更高的要求本文详细描述了如何使用新的SystemVerilog 来构建 FSM 的寄存器传输级(RTL) 编码技术, 并且将现存有效的RTL 编码风格与新的增强的SystemVerilog 编码风格进 行比较, 以显示SystemVerilog 在构建FSM 中的优势 :SystemVerilog;Verilog; 状态机( FSM) ; 寄存器传输级(RTL) ; 编码风格(Coding Style) :TP332. 1 :A : 1007 3264(2008) 03 0106 05 , , SystemVerilog Verilog , ( SOC) , , 1 , SOC , , , , Accellera Verilog HDL SystemVerilogSystemVer , ilog ( HDVL) , IEEE 1364 2001 Verilog (HDL) , 3 , : , C , : , SystemVerilog SystemVerilog : , : , ( FSM) , , , ; , , , , Verilog , , :2007 09 29 : ( 1982 ) , , , ; ( 1963 ) , , , 第3 期 杨厚一, 等:SystemVerilog 与Verilog 描述状态机( FSM) 之比较 # 107 # : ( Moore) ) , ( Mealy) , , : , , 2. 2 RT L FSM : FSM , , , HDL RTL FSM , 1 ,