第8章_电子系统设计.ppt

* * * * * 图8-13 DDS主模块RTL综合结果 基本DDS结构的常用参量计算 (1) DDS的输出频率fout。 8-10 (2) DDS的频率分辨率 。 8-11 (3) DDS的频率输入字 计算。 注意 要取整，有时会有误差。 【例8-5】 -- 简易频率合成器 -- DDS(32bit频率字,1024 points 10bit out) -- For GW48-CK -- Mode: No.1 library ieee; use ieee.std_logic_1164.all; entity ddsall is port( sysclk : in std_logic; -- 系统时钟 ddsout : out std_logic_vector(9 downto 0);-- DDS输出 -- GW48 接口 sel : in std_logic; -- 输入频率字高低16位选择 selok : in std_logic; -- 选择好信号 pfsel : in std_logic; -- 输入频率、相位选择 -- 频率/相位字输入（与sel、selok配合使用） fpin : in std_logic_vector(15 downto 0)); end ddsall; architecture behave of ddsall is component ddsc is -- DDS主模块 接下页 generic( freq_width : integer := 32; -- 输入频率字位宽 phase_width : integer := 12; -- 输入相位字位宽 adder_width : integer := 32; -- 累加器位宽 romad_width : integer := 10; -- 正弦ROM表地址位宽 rom_d_width : integer := 10 -- 正弦ROM表数据位宽 ); port( clk : in std_logic; -- DDS合成时钟 freqin : in std_logic_vector (freq_width-1 downto 0);-- 频率字输入 phasein :in std_logic_vector(phase_width-1 downto 0);-- 相位字输入 ddsout :out std_logic_vector(rom_d_width-1 downto 0));-- DDS输出 end component ddsc; signal clkcnt : integer range 4 downto 0; -- 分频器 signal clk : std_logic; signal freqind : std_logic_vector(31 downto 0); -- 频率字 signal phaseind: std_logic_vector(11 downto 0); -- 相位字 begin i_ddsc : ddsc -- 例化DDSC port map(clk = clk, ddsout = ddsout, phasein = phaseind, freqin = freqind); clk = sysclk; 接下页 process(sysclk) begin -- GW48-CK 模式1；频率字的输入 if(sysclkevent and sysclk = 1) then