ISA总线介绍.docVIP

ISA总线 ????ISA总线是IBM?PC／AT机(CPU是80286)所用的系统总线：PC／AT总线经过标准化之后的名称，IEEE将ISA总线作为IEEE?P996推荐标准，这是一个16位兼8位的总线标准。如果忽略标准化细节，则可认为16位ISA总线就是PC／AT总线。由于IBM?PC／AT与IBM?PC、IBM?PC／XT机(CPU都是8088)所用的Pc总线兼容，所以可认为8位ISA总线(16位ISA总的低8位部分)就是PC总线。 图9．1所示为16位ISA总线板卡(又称I／O扩展板或接口板)及插槽外形示意图，元件面和焊接面共有31+18个引脚(A1～A31、B1～B31、C1～C18和D1～ D18)，其中A1～A31、Bl～B31是低8位部分即8位ISA总线所用的信号。8位ISA总线板卡及插槽与该图的区别在于没有36个引脚(C1一C18和D1～D18)那部分。显然，8位ISA总线板卡可以插在16位的插槽中。表9.1给出了16位ISA总线前62个引脚(亦是8位ISA总线的全部引脚)信号定义，表9．2给出了16位ISA总线的后36个引脚信号定义。 下面对引脚信号做一些简要说明，首先是62线部分(8位ISA)。 ①D7～DO：8位数据线，双向，三态。对于16位ISA总线，它们是数据线的低8位。 ②A19～A0：20位地址线，输出。 ③SMEMR(上划线)SMEMW(上划线) ④IOR(上划线)IOW(上划线)I／O读、写命令，输出，低电平有效 ⑤AEN：地址允许信号，输出，高电平有效。该信号由DMAC发出，为高表示DMAC正在控制系统总线进行DMA传送，所以它可用于指示DMA总线周期。 ⑥BALE：总线地址锁存允许，输出。该信号在CPU总线周期的Tl期间有效，可作为CPU总线周期的指示。 I／O CH RAY：I／O通道准备好，输入，高电平有效。该引脚信号与8086的READY功能相同，用于插入等待时钟周期。 ⑧I／OCHCK(上划线)I／0通道校验，输入，低电平有效。它有效表示板卡上出现奇偶校验错。 ⑨IRQ7～IRQ2：6个中断请求信号，输入，分别接到中断控制逻辑的主8259A的中断请求输入端IR7～IR2(参看第五章的图5．23)。这些信号由低到高的跳变表示中断请求，但应一直保持高电平，直到CPU响应中断为止。它们的优先级别与所连接的IR线相同，即IRQ2在这6个请求信号中级别最高，IRQ7的级别最低。 ⑩DRQ3～DRQl：3个DMA请求信号，输入，高电平有效。它们分别接到DMA控制器 8237A的DMA请求输入端DREQ3～DREQl。因此，优先级别与它们相对应(DRQ1的级别最高，DRQ 3的级别最低)。 ?DACK3(上划线)DACKl(上划线)3个DMA响应信号，输出，低电平有效。 ?T／C：计数结束信号，输出，高电平有效。它由DMAC发出，用于表示进行DMADMA响应信号DACK(上划线) ?OSC：振荡器的输出脉冲。 ?CLK：系统时钟信号，输出。系统时钟的频率通常在4．77 MHz一8 MHz内选择，最高频率为8．3 MHz。CLK是由()SC的输出3()SC的频率应是CLK的3倍。 ?RESET：系统复位信号，输出，高电平有效。该信号有效时表示系统正处于复位状态，可利用该信号复位总线板卡上的有关电路。 ?NOWS：零等待状态，输入，低电平有效。用于缩短按照缺省设置应等待的时钟数，当它有效时，不再插入等待时钟。 ?REFRESH(上划线) 以下是对36线部分 16位ISA总线的高8位)的简要说明： ? SDl5～SD8：数据总线的高8位，双向，三态。 ?SBHE：总线高字节传送允许，三态信号。该信号用来表示SDl5～SD8上正进行数据传送。 ?LA23～LAl7：非锁存的地址线，在BALE为高电平时有效。将它们锁存起来，并和已锁存的低位地址线(A19A0)组合在一起，可形成24位地址线，因而使系统的寻址能力扩大到16 MB。 _MEMR(上划线)MEMW(上划线)SMEMR(上划线)SMEMW(上划线)1 MB时才有效。 +MEMCSl6(上划线)16，输入，低电平有效。该信号用来表示当前的数据传输是具有一个等待时钟的16位存储器总线周期。 1 I／OCCSl6(上划线)I／O片选16，输入，低电平有效。该信号为集电极开路，为低表示当前的数据传输是具有一个等待时钟的16位I／O总线周期。 2 MASTER(上划线)ISA总线的主控器初始化总线周期时产生，低电平有效。该信号与I／O通道上的I／0处