原创力文档- 8
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- 2015-08-08 发布于河南
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姓名：樊建威 学号：0801500213
实验一：基本组合逻辑电路设计
一、实验目的：
1．熟悉Quartus II 软件的使用方法，学习VHDL语言的程序设计流程，熟练运用 Quartus II 软件对所设计的VHDL程序进行编译、调试、仿真及下载等。
2．熟悉KH-310智能可编程器件实验开发系统，掌握对现场可编程门阵列FPGA（Field Programmable Gate Array）的编程技巧。
二、实验器材：
1．KH-310实验开发系统；
2．CPLD/FPGA下载板；
3．LED显示模块；
三、实验内容：
用VHDL语言和原理图分别完成设计、仿真和下载基本逻辑门电路半加器的过程：
输入：a，b； 输出：求和sum，进位c；
实验步骤：
详见实验指导书；
实验思考题：
给出半加器逻辑真值表：
a b sum c 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1
绘制半加器仿真波形图：
仿真输入参数：End Time：200ns
Grid Time：5ns
a端口：随机信号
b端口：随意信号
仿真波形：
仿真输入参数：End Time：20s
Grid Time:1s
a端口：随即信号
b端口：随即信号
仿真波形：
通过上面两个不同仿真环境下的波形可以看出，第一次因为
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