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使用Verilog HDL进行数字逻辑设计、综合、仿真的步骤及工具软件使用简要说明 综合工具使用synplify pro 7.0 仿真工具使用 modelsim 5.5e (几个菜单排列与5.6有不同，文中有介绍) 布局布线工具及时序仿真模型生成使用 maxplusII 10.0 一．写在开干之前 涉及到的文件 源程序 (*.v) 用户编写的用于描述所需电路的module (可能有多个文件，多个module相互调用) 如果用于综合，则源程序内用于描述的Verilog语言必须是可综合风格的。否则将只能做功能仿真（前仿真），而不能做综合后的仿真和时序仿真（后仿真）。 综合后的Verilog HDL 模型(网表) (*.vm) 用综合工具synplify对a 进行综合后生成的电路的Verilog HDL 描述。由synplify自动生成（必须在Implementation Option — Implementation results选项中选中write mapped verilog netlist后才会生成vm文件）。 此文件用于作综合后的仿真 布局布线后生成的时序仿真模型(网表) (*.vo)文件 使用maxplusII对设计进行布局布线之后，生成的带有布局布线及具体器件延迟特性等参数的电路模型的Verilog HDL描述。 要让maxplusII生成vo文件，必须在maxplusII的compile interface中选中verilog netlist writer。 此文件用于作时序仿真(后仿真) 测试文件(*.v或*.tf) 用户编写的Verilog HDL源程序。用于测试源程序(a,b,c)中所描述电路。 在测试文件中调用被测试的module，生成被测点路所需的输入信号。 所用Verilog HDL语句不需要是可以综合的，只需语法正确。 如果被测试的模型为a，则对应的仿真为前仿真（功能仿真） 如果被测试的模型为b, 则对应的仿真为综合后仿真 如果被测试的模型为c, 则对应的仿真为后仿真 强烈建议 在写用于综合的源程序时，一个源程序文件里只写一个module 源程序文件名与其内所描述的module名相同（如module myadder 文件名myadder.v） 为了方便管理文件，为每一个设计都单独创建一个目录，目录内创建source, test子目录分别用于存放源程序（用于综合的）和测试文件。 在F盘创建一个以自己学号为名的目录，将自己的设计都存放在这个目录下面 不要使用包含中文字符或空格的目录名和文件名，因为有些工具软件不支持 以上建议不一定是必须的，但是可以减少设计中的很多麻烦，请各位同学尽量采纳。 二．一般步骤（以一个加法器为例） 1．在硬盘上建立存放练习的目录（如在机房上机的话最好以自己的学号为名），再在此目录下面建立存放本次实验文件的目录（adder），在adder下建立source和test目录。目录结构如下： d:\adder \source \test \exc1 \source \test …….. 在本文中，用来综合的Verilog源文件都存放在source目录下；测试文件存放在test目录下。 2.打开synplify pro 如图所示 图1 程序界面 几个概念的说明： a．工程( Project) synplify 用Project将一个设计中所有的文件组织在一起。这些文件包括源文件和在综合过程中自动生成的结果网表文件以及报告(Log)。 初学者应该注意的是：synplify是用来综合的软件，所以用于仿真的测试文件不应该加入到synplify工程中 b．Implementation 不知道中文因该叫什么合适。使用synplify综合后，产生的结果叫做Implementation(个人理解)。一个工程可以有多个Implementation。也就是说相同的源文件可以产生多个综合结果。因为每一次综合，除了我们的HDL描述之外，还有一些设置（如使用的器件、综合约束条件等）。每一个Implementation的所有文件都存放在一个子目录下（祥见Implementation Option的设置） 界面中各个区域说明如下： 1：快捷按钮，从上到下依次为： [Open Project]：没什么好说的。 [Close Project]：同上 [Add File]：添加源文件到工程中 [Change File]：改变工程中已经加入的文件。例如在工程中加入了源文件A1.v，后来发现应该加A2.v，可以使用这个按钮；当然也可以先从工程中删除A1.v再从新加A2