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6、动作特点 输入信号 在全部作用时间内（即为0）都 能直接改变输出端 的状态，即能直接置“1”或置“0”。 注：输入信号是电平触发的。 7、优缺点： 优点：电路简单，可存储一位二进制代码。 缺点：输入信号之间有约束条件； 输入信号在全部作用时间内（即为0）都能直 接改变输出端 的状态。 注：本章讲述的RS触发器是以与非门构成的触发器。 或非门构成的触发器自学。 d、动作特点： 在CP=1的全部时间内，S、R数据输入端的变化都将引起触发器状态的相应变化。 注：还是电平触发（ CP=1 ）。 e、优缺点: 优点：CP=1期间接收信号。 缺点：S、R之间有约束； S、R不能同时为“1”。 CP=1期间，S、R多次发生变化，触发器的状态就可能多次发生翻转，存在空翻现象。所以这类触发器抗干扰能力不强。 二、JK触发器： 1、电路构成：钟控JK触发器的逻辑电路及符号如图示。 图中：J、K为输入端，CP为时钟输入端。 2、电路分析： J-K触发器的逻辑特性和R-S触发器基本相同，但它允许J﹑K同时等于1，所以它的功能更完善。由电路可知，当K=J=1时，触发器将翻转， 。 3、电路功能描述： A、状态转移真值表： B、激励表： 4、波形图： 注：观察CP上升沿前一刻的J、K状态 观察CP保持高电平时刻的J、K状态 三、 T触发器： 在数字系统中，常要求触发器在单端输入的条件下每来一次触发信号，触发器便翻转一次。由于触发器只有两个稳定状态，这种不断的轮番转换，便是“逢二进一”的模2计数过程。因此称为计数式触发器，简称“T触发器”。 二、主从JK触发器 1、电路构成： 触发器的逻辑 电路如图示： ┐：延时输出。CP信 号的下降沿。 例：主从JK触发器，已知CP、J、K的波形图，画出与之对应的输出波形。设Q=0。 解：第一个CP高电平期间， J=1，K=0， Q主＝1。在CP 下降沿到达后触发器置1。 第二个CP高电平期间，K状态 多次变化，需全面考虑： A：K=0，J=0 主触发器维持原状态， 即Q主＝1。 B：K=1，J=0：主触发器置0状态。 C：K=0，J=0：主触发器维持原状态，即Q主＝0。 所以在CP下降沿到达后触发器置0。 第三个CP下降沿到达时，J=0、K=1。如果按此时的输入状态决定触发器的次态，则次态为0。但是， 第三个CP高电平期间，J状态多次变化，需全面考虑： A：J=1，K=1：主触发器置1状态。 B：J=0，K=1：主触发器置1状态。 所以在CP下降沿到达后触发器置1。 第四个CP高电平期间， K=0，J=0，所以在CP下降沿到 达后触发器置1。 对于TTL主从JK触发器，画波形图的基本方法为： 1、先看电路的初态是什么，若为“0”，则由J决定其次态，与K无关，此时，只要在CP=1期间出现过J=1，则次态必变为“1”态，否则维持“0”态不变；若初态为“1”，则由K决定其次态，与J无关，只要在CP=1期间出现过K=1，则次态必变为“0”态，否则维持“1”态不变。 2、电路的触发时刻为CP脉冲的下降沿，故触发器状态的改变都应对着CP的下降沿。（若为CMOS主从JK触发器，则为上升沿触发。） 3、异步置位端SD、RD不受CP约束。当异步置位端有效时触发器立刻被置位或复位。 SD、RD不能同时有效，不用时应保持高电平。 4、主从触发器的工作特性 A、时钟CP由0上跳至1及CP=1的准备阶段，要求完成 主触发器状态的正确转移，则须： 1）在CP上跳沿到达时，J、K信号已处于稳定状态， 且在CP=1期间，J、K信号不发生变化； 2）从CP上升沿抵达到主触发器状态变化稳定，需要 经历三级与非门的延迟时间，即3tpd，因此要求 CP=1的持续期 tCPH≥3tpd。 3、图示电路为单次脉冲发生电路。每按动一次按钮S， 电路能输出一个定宽的脉冲。 (1)试画出Q1、Q2的波形。 (2)结合时序波形图简要说明电路工作原理，指 出电路输出的单脉冲的宽度。 7、将JK触发器接成T`触发器可有4方法，画出电路连线图，不得使用其它任何器件。 解： JK触发器的特征方程： T`触发器的特征方程： 2、T触发器 A、状态转