单元时序逻辑电路.ppt

 若一个数字逻辑电路在某一给定时刻的输出不仅取决于该时刻电路的输入，而且还取决于电路原来的状态，则称该数字逻辑电路为时序逻辑电路，简称为时序电路。单元导读：同步时序逻辑电路的分析方法与设计方法；异步时序逻辑电路的基本分析；时序逻辑电路的典型单元电路；中规模集成电路的逻辑功能、使用方法和实际应用。 学习重点：异步时序逻辑电路的基本分析；时序逻辑电路的典型单元电路；中规模集成电路的逻辑功能和实际应用。 时序逻辑电路的结构示意图如图所示，其中一定包含有作为存储单元的触发器。实际上，时序逻辑电路的状态就是依靠触发器来记忆和表示的。 时序逻辑电路中的一个重要概念就是状态，它用来描述时序逻辑电路的工作情况，通常用存储器件的输出Q(状态变量)来描述电路的工作状态：电路现在所处的状态称为现态，用符号Qn表示；电路将要到达的下一个状态称为次态，用符号Qn+1表示。时序逻辑电路的分析过程如图所示。 时序逻辑电路的分析过程，是根据给定的电路，写出它的方程、列出状态转换真值表、画出状态转换图和时序图，判断它的功能。组成时序电路的每个触发器，若具有统一的时钟脉冲CP，则称为同步时序逻辑电路；若没有统一的时钟脉冲CP，则称为异步时序逻辑电路。无论是同步或异步时序电路，其分析方法都是一样的，通常按以下步骤进行。(一)写方程式。从已知时序电路中，写出输出方程、驱动方程及状态方程。(二)列状态转换真值表。(三)画状态转换图和时序图。(四)用文字综合说明逻辑功能。 时序逻辑电路的设计是时序逻辑电路分析的逆过程，是根据给定的逻辑功能要求，选择适当的逻辑部件，设计出合理的符号要求的时序逻辑电路。时序逻辑电路设计过程的框图如图所示。 由于异步时序逻辑电路的设计比较复杂，所以，我们只介绍同步时序逻辑电路的设计。同步时序逻辑电路设计的步骤如下： 1.根据设计的要求，进行逻辑抽象，画出原始状态图和状态表； 2.状态化简； 3.状态分配； 4.确定激励方程、状态方程和输出方程； 5.检查能否自启动； 6.画出逻辑电路图。 数字电路中，能够接收、暂时存放数据和指令的逻辑部件，称为寄存器。一个触发器就是最简单的寄存器，它能存放1位二进制代码。n位触发器能够存放n位二进制代码。寄存器是由具有存储功能的触发器组合起来构成的。存放n位二进制代码的寄存器，需用n个触发器来构成。 寄存器由触发器和门电路组成。按功能不同，可分为数码寄存器和移位寄存器两类。 具有接收、储存和清除数码功能的寄存器称为数码寄存器。 如下图所示，为由4个维持阻塞D触发器组成的4位数码寄存器。图中D3~D0是数码输入端，Q3~Q0为数码输出端，CP为时钟信号，为清零信号。 时，4个触发器同时被置0，称寄存器清零。 、 CP上升沿时，输入字存入寄存器中，并形成Q3~Q0的数码输出，即Q3Q2Q1Q0=D3D2D1D0。 、CP为下降沿，或CP=0、CP=1时，由D触发器特性可知，各触发器维持原态，所以寄存器状态不变。即寄存器具有“取数不变，存数更新”的特点。 在数字系统中，有时不仅要求寄存器有寄存数码的功能，而且要求具有移位的功能；把存放的数码在移位脉冲的作用下逐位向左移动或向右移动。具有移位功能的寄存器称为移位寄存器。移位也是一种二进制数字运算，因此，移位寄存器在计算机中应用十分广泛。 根据移位的方向，移位寄存器分为左移位寄存器、右移位寄存器和双向移位寄存器。 图(a)是左移位寄存器的电路图，CP为移位冲，X为串行数据输入端。它的时序图如图(b)所示。 用来累计输入脉冲CP个数的电路，称计数器。计数器由触发器和门电路组成。计数器不仅用来计数，还可用以定时、分频等。 按计数进制不同，计数器可分为二进制计数器、十进制计数器和任意进制计数器。 计数器的编码状态随着计数脉冲的输入而周期性变化，计数器状态变化周期中的状态个数称为计数器的“模”，用M表示。由n个触发器组成，模M=2n的计数器，称为二进制计数器，也称为n位二进制计数器；模M=10的计数器，称为十进制计数器，是最常用的；模M不等于10或2n时，称为任意进制计数器， 按计数的功能，计数器还可分为加法计数器、减法计数器及可逆计数器。 如图(a)是3位二进制加法(模8)计数器，CP是计数脉冲输入端；Q2~Q0是计数输出端；CO是进位输出端；为计数器清零信号，低电平有效。 令 ，计数器清零； ， J = K =