专用集成电路设计实验6.docVIP

实验报告 学院（系）名称：计算机与通信工程学院 姓名 学号 专业 班级 实验项目 实验6：七段数码管译码器2 课程名称 专用集成电路设计 课程代码 实验时间 2013年06月16日 实验地点 主校区计算机基础实验室 批改意见 成绩 教师签字： 一，实验目的 1、熟悉Xilinx ISE/ModelSim软件，掌握软件的VHDL程序输入、程序编译和程序仿真操作； 2、学习利用VHDL语言设计七段数码管电路程序； 3、根据译码器原理设计VHDL程序，实现数码管译码器功能。 VHDL源程序： library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; -- Uncomment the following lines to use the declarations that are -- provided for instantiating Xilinx primitive components. --library UNISIM; --use UNISIM.VComponents.all; entity seg7 is Port ( a : in std_logic_vector(3 downto 0); b : out std_logic_vector(6 downto 0)); end seg7; architecture seg_7_arch of seg7 is begin process (a) process (a) begin CASE a is WHEN 0000 = b = 1111110; WHEN 0001 = b = 0110000; WHEN 0010 = b = 1101101; WHEN 0011 = b = 1111001; WHEN 0100 = b = 0110011; WHEN 0101 = b = 1011011; WHEN 0110 = b = 1011111; WHEN 0111 = b = 1110000; WHEN 1000 = b = 1111111; WHEN 1001 = b = 1111011; WHEN 1010 = b = 1110111; WHEN 1011 = b = 0011111; WHEN 1100 = b = 1001110; WHEN 1101 = b = 0111101; WHEN 1110 = b = 1001111; WHEN 1111 = b = 1000111; WHEN OTHERS = b = 0000000; end CASE; end process; end seg_7_arch; 实验仿真波形图1 波形图2： 实验结果分析 由波形图观察可得该VHDL代码实现了七段数码管译码器功能，根据输入的四位二进制，将其编译为七段数码管的字段码。