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《Verilog数字系统设计》第14次实验报告.doc
《Verilog数字系统设计》第14次实验报告 实验内容 复杂数字电路设计1 姓名
学号
班级
按要求完成以下步骤：
编程实现串入并出单元，该单元至少应包括如下端口：
端口说明如下：
i_clk:串口时钟
i_rest:模块复位信号
i_data:串口输入端
i_ena:片选信号
i_full:模块输入缓冲器已满（提醒发送端停止发送）
o_ready:模块输出缓冲器已准备好数据（提醒并行接收端可以接收数据了）
o_cout[7:0]:并行数据输出端
i_ack:并行接端数据接收完成反馈信息（这时如果模块输入缓冲区有已接收的数据则可将数据传送至输出缓冲区进行发送）
注意各端口的数据流向并准确理解端口定义；
该模块采用双缓冲机制-输入缓冲和输出缓冲，在输出缓冲向外并行发送数据的同时如果输入缓冲器不满则可继续串行接收数据；
各控制信号高有效还是低有效自行定义；
要求完成程序编辑、编译、时序仿真；
实验提交Verilog设计文件（.v文件）、仿真波形截图以及对于第3个步骤所提出问题的回答，文件打包，压缩包以自己的学号+姓名命名；
一人提交一份作业文档，邮件方式提交，提交格式参见cs2.swfu.edu.cn/~ypy下的“上交作业.doc”(注意实验次数)。
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