毕业设计论文—基于FPGA的数字时钟.docVIP

xxxx大学 电子设计自动化技术与应用 设计报告 设计题目： 基于FPGA的数字时钟 学 院： 通 信 学 院 姓 名： 学 号： 基于单片机的数字时钟 目录 一、设计任务 3 二、总体设计方案 3 1、设计思想 3 2、总体设计框图 4 三、单元电路设计 4 1、秒计数器模块设计与实现 4 2、分计数器模块设计与实现 5 3、时计数器模块设计与实现 6 4、2选1选择器模块设计与实现 7 5、译码器模块的设计与实现 8 6、3-8线译码器模块设计与实现 9 7、分频器的设计与实现 10 8、顶层原理设计图 11 四、硬件测试与结果分析 11 1、硬件测试： 11 2、测试过程及结果分析 12 五、收获与体会 12 基于单片机的数字时钟 一、设计任务 1、能进行正常的时、分、秒计时功能，由LED数码管显示时间，最大计时为23：59：59。 2、小时显示采用24进制，分显示和秒显示都采用60进制。 3、具有调时和调分功能。 二、总体设计方案 1、设计思想 本设计是基于Altera公司的Cyclone III 系列的EP3C16Q240C8芯片设计的，采用层次化设计方式，先设计数字时钟的底层器件：秒计数器、分计数器、时计数器、2选1选择器、译码器、分频器。顶层采用原理图设计方式，将所设计的底层器件连接起来构成一个具有计时和调时功能的数字时钟。 2、总体设计框图 完整的数字时钟设计硬件框图如图所示。 三、单元电路设计 1、秒计数器模块设计与实现 1.1秒计数器流程图如下： Y N 1.2秒计数器生成模块如图1所示: 图1 其中，clk是时钟信号，daout是60计数输出，enmin是向分进位的高电平。 1.3 波形仿真图 波形分析：由波形图知秒计数器是由60进制计数器完成的00到59的循环计数功能，当计数到59时，再来一个计数脉冲则产生进位输出，即enmin=1，作为分计数器的计数脉冲。 2、分计数器模块设计与实现 2.1分计数器流程图如下： N Y Y N 2.2分计数器生成模块如图2所示： 图2 其中，clk是时钟信号，daout是60计数输出，enhour是向时进位的高电平。 2.3波形仿真图 波形分析：由波形图可知，该模块实现了分计数的功能，计数循环从00到59，计数脉冲为秒计数器的进位输出，即enmin。当计数到59时，再来一个计数脉冲则产生进位输出，即enhour=1，作为时计数器的计数脉冲。 3、时计数器模块设计与实现 3.1时计数器流程图如下: N Y Y N 3.2时计数器生成模块如图3所示： 图3 其中，clk是时钟信号，daout是24计数输出。 3.3波形仿真图 波形分析：小时计数模块由24进制计数器完成的从00到23之间的循环计数，计数脉冲为分计数器的进位输出，即enhour。 4、2选1选择器模块设计与实现 4.1 2选1选择器流程图如下： 按键没按下 按键按下 4.2 2选1选择器生成模块如图4所示： 图4 其中，sel是按键信号，b是时钟信号，a是来自秒向分进位（分向时进位）的信号，y是所选信号。 5、译码器模块的设计与实现 5.1译码器流程如下： 5.2译码器生成模块如图5所示： 图5 其中，clk是时钟信号，second是秒计数数据，minute是分计数数据，hour是时计数数据，seg_dp 是显示“点”，sel是数码管的位选