第五章 DC综合的设计的综合与结果报告.pdfVIP

第五章 设计的综合与结果报告 5.1 设计综合 设计综合使用compile 命令进行（该命令对当前设计有效），该命令的格式如下： compile -map_effort low | medium | high -area_effort none | low | medium | high -incremental_mapping -map_effort ：综合器映射的努力程度，有low, medium, high 三个选项，缺省为medium -area_effort ：综合器面积优化的努力程度，有 low, medium, high 三个选项，缺省为同 map_effort 的值 -incremental_mapping ：值是综合器在前一次综合结果的基础上进行进一步优化，不改变 电路结构 例5-1 （综合ddfs 设计，各选项均使用缺省值）： current_design ddfs compile 在图形界面中，选中ddfs 设计，选择Tools - Design Optimization 菜单。在弹出的对话框 中点OK 即可（如图5-1 所示）。 (a) Design Optimization 菜单 (b) 设计优化对话框 图5-1 在Design Analyzer 中进行设计综合 综合过程中，屏幕上会显示综合的进程，如图 5-2 所示。其中第一栏为综合所花费的时 间；第二栏为电路面积；第三栏为负的时延裕量；第四栏为所有负的时延裕量的总和(TNS) ； 第五栏反映了设计规则的违反程度。从图 5-2 中可以看出，该电路的面积为 118107.5μm2 ，时 延比约束值相差0.07ns，即时钟周期可以达到5.07ns （约束值为5ns ）。 图5-2 综合工具显示的综合进程 例5-2 （在刚才总和结果的基础上用高映射努力程度进行进一步优化）： current_design ddfs compile –map_effort high –incremental_mapping 在图形界面中，选中 ddfs 设计，打开前面提到的设计优化对话框，点击 More Map Options 按钮，即可弹出 Map Options 对话框。在其中选中 Incremental Mapping 复选框，点 OK 。在设计优化对话框中的Map Effort 下选中High 选项，点OK 即可（如图5-3 所示）。 这一次综合的进程如图 5-4 所示，可见虽然在时延上没有改进，但电路面积较上一次综合 已经有所减小。 (a) 映射选项对话框 (b) 设计优化对话框 图5-3 在Design Analyzer 中进行高映射努力程度的进一步优化 图5-4 进一步优化时的综合进程 5.2 设计结果报告 5.2.1 报告时延信息 使用 report_timing 命令可以报告时延信息（该命令对当前设计有效），命令的格式如 下： report_timing -to 路径终点列表 -from 路径起点列表 -nworst 路径数 -to 路径终点列表 ：需要计算时延的路径的终点 -from 路径起点列表 ：需要计算时延的路径的起点 -nworst 路径数 ：报告的路径数（缺省为1，由时延裕量最小的路径开始报起） 注意：缺省情况下，报告向屏幕输出，若要将报告写入文件，可在命令行后用 “” 或 “”引出文件名。其中， “”将新建一个文件，获将原文件覆盖； “”用于在原文件末尾填 加。 例 5-3 （将ddfs 设计中的时延信息输出到文件 “./report/report1.rpt” 中，共输出 5 条路 径）： current_design ddfs repor