数字逻辑课件第6章计数器.pptVIP

module M5_counter ( clk, q ) ; input clk ; output [2:0] q ; reg [2:0] q ; always @ (negedge clk) case (q) 3’b000 : q = 3’b001 ; 3’b001 : q = 3’b010 ; 3’b010 : q = 3’b011 ; 3’b011 : q = 3’b100 ; 3’b100 : q = 3’b000 ; default : q = 3’b000 ; endcase endmodule 与状态转移表存在某种对应关系。 同学可到实验室完成仿真！ 例4：建立多种编码十进制计数器的状态图。 十进制计数器状态图 S0 S9 S1 S2 S3 S4 S8 S7 S6 S5 分析：应采用4个触发器（Q3Q2Q1Q0），6个无关态的 次态设为S0 其余状态 按要求对S0~S9进行编码，可得到任意编码十进制计数器的状态图。 一种自然编码十进制计数器状态图 0110 1111 0111 1000 1001 1010 1110 1101 1100 1011 其余状态 Q3Q2Q1Q0 8421码十进制计数器状态图 0000 1001 0001 0010 0011 0100 1000 0111 0110 0101 其余状态 余3码十进制计数器状态图 0011 1100 0100 0101 0110 0111 1011 1010 1001 1000 其余状态 2421码十进制计数器状态图 0000 1111 0001 0010 0011 0100 1110 1101 1100 1011 其余状态 格雷BCD码十进制计数器状态图 0000 1000 0001 0011 0010 0110 1100 0100 0101 0111 其余状态 能否建立一个基于Verilog HDL的十进制计数器基础模型？ module M10_counter ( clk, reset, q, rco ) ; parameter S0=4’B0000, S1=4’B0001, S2=4’B0010, S3=4’B0011, S4=4’B0100, S5=4’B0101, S6=4’B0110, S7=4’B0111, S8=4’B1000, S9=4’B1001; input clk, reset ; output [3:0] q ; output rco ; reg [3:0] q ; assign rco = (q==S9) ? 1 : 0；//增加进位输出 always @ (posedge clk) begin if (!reset) q=S0; //同步复位 else case (q) //状态转移表描述 S0 : q = S1; S1 : q = S2; …… S9 : q = S0; default : q = S0; //其他状态 endcase end endmodule 修改，实现不同编码的十进制计数器。 同学自行完成仿真验证 若用门级描述？通用性？ 基于Verilog HDL的 同步时序电路设计模板 module 模块名（端口名列表）； parameter //定义参数 input //定义输入 output //定义输出 reg