第17讲异步计数器.pptVIP

3）工作原理 因此，输入前8个计数脉冲时，计数器按异步二进制加法计数规律计数。在输入第7个计数脉冲时，计数器的状态为Q3Q2Q1Q0=0111。这时，J3=Q2Q1=1，K3=1。 输入第8个计数脉冲时，FF0由1状态翻到0状态，Q0输出负跃变。一方面使FF3由0状态翻到1状态；同时也使FF1由1状态翻到0状态，FF2也随之翻到0状态。这时计数器的状态为Q3Q2Q1Q0=1000， =0，使J1= =0。因此，在Q3=1时，FF1只能保持在0状态，不可能再次翻转。 输入第9个计数脉冲时，计数器的状态为Q3Q2Q1Q0=1001。这时，J3=0，K3=1。 输入第10个计数脉冲时，计数器从1001状态返回到初始的0000状态，电路从而跳过了1010~1111六个状态，实现了十进制计数。同时Q3端输出一个负跃变的进位信号。 FF0和FF2为T’。 假设计数器从Q3Q2Q1Q0=0000状态开始计数。 这时J1= =1，FF1也为T’触发器。 讨论： 若考虑延迟时间，异步计数器的状态从1111 →0000的过程？ 可见，异步计数器存在过渡过程，若将状态直接输出到译码器，将会产生错误的译码，造成误动作。从而需要使用同步计数器。 4.集成异步计数器74LS290 R01,R02：异步清零输入端，两个输入之间的关系为与逻辑，高电平有效，当R01R02=11时输出全部被清零，即Q3Q2Q1Q0=0000，欲正常计数两个输入端其中须有一个为0； S91,S92：异步置9输入端，两个输入之间的关系为与逻辑，高电平有效，当S01S02=11时输出对应于十进制数9，即Q3Q2Q1Q0=1001，欲正常计数其两个输入端其中须有一个为0； Q3Q2Q1Q0：为计数器的输出端，但Q0是独立的单元，如果欲实现十进制计数器的功能须将Q0与CP1相连或将Q3与CP0相连，这两种连法结果都构成十进制计数器，但其编码结果不一样。 DIV2和DIV5表示两部分分别为2分频和5分频（也就是说其构成一个2进制计数器和一个5进制计数器），其输入/输出脚的功能为： CP0,CP1：分别2二进制计数器和5进制计数器的时钟输入端，从图上可看出其为下降沿有效 。 1）级联法实现N进制计数器 计数器的级联是将多个集成计数器（如M1进制、M2进制）串联起来，以获得计数容量更大的N（=M1*M2）进制计数器。 异步计数器实现的方法是：低位的进位信号送到高位的CP端。 2）利用反馈归零法获得N进制计数器 （1）计数器的置0功能 集成计数器的置0方式有异步和同步两种。 异步置0：与时钟脉冲CP没有任何关系，只要异步置0输入端出现置0信号，计数器便立刻被置0。 同步置0：输入端获得置0信号后，只是为置0创造了条件，还需要再输入一个计数脉冲CP，计数器才被置0。 （2）利用反馈归零法获得N进制计数器 用S0，S1，S2，……SN表示输入0，1，2，……，N个计数脉冲CP时计数器的状态。 N进制计数器的计数工作状态应为N个： S0，S1，S2，……SN-1 对于异步置0：在输入第N个计数脉冲CP后，通过控制电路，利用状态SN产生一个有效置0信号，送给异步置0端，使计数器立刻置0，即实现了N进制计数。 对于同步置0：在输入第N-1个计数脉冲CP时，利用状态SN-1产生一个有效置0信号，送给同步置0端，等到输入第N个计数脉冲CP时，计数器才被置0，回到初始的0状态，从而实现了N进制计数。 Digital Logic Circuit 第17讲 异步计数器 Anhui University of Technology 安徽工业大学计算机学院 内容：异步计数器 1）异步二进制计数器 2）异步十进制加法计数器 3）集成异步计数器 目的与要求： 1. 掌握计数器的概念、分类。 2. 掌握异步二进制计数器的设计思想、电路结构、工作原理、逻辑功能。 3. 了解异步十进制计数器的分析方法、逻辑功能描述。 4.掌握74LS290的逻辑功能、应用（级联法、反馈归零法）。 重点与难点： 1. 计数器的逻辑功能描述，特别是时序图。 2. 基本概念：计数器、模、分频器。 3. MSI 74LS290的逻辑功能、应用（级联法、反馈归零）。