TTL集成逻辑门.pptVIP

* 3.2　TTL集成逻辑门 3.2.1　晶体管－晶体管逻辑门电路（TTL） 3.2.2　TTL与非门的主要外部特性 3.2.3　TTL或非门、异或门、三态输出门等 3.2.4　其他系列TTL门电路 3.2.1　晶体管－晶体管逻辑门电路（TTL） 重点：TTL与非门的原理 TTL:Transistor-Transistor Logic 区别：MOS逻辑门，CMOS电路 R4 A VCC T4 T3 D4 R2 T2 R3 T1 B C R1 Y 图3-2-2 CT54/74系列与非门 　　输入A、B、C中有一个为低电平(0.3V)时，T1的基极电位约为1V，因此T2和T4均不会导通。VCC经R2驱动T3和D4，使之处于导通状态。因此输出电压vO为： 　　由于基流iB3很小，可忽略不计，则 　　即输出为高电平，有时称电路处于关态。 R4 A VCC T4 T3 D4 R2 T2 R3 T1 B C R1 Y 图3-2-2 CT54/74系列与非门 　　当输入信号A、B、C全部为高电平(3.6V)时，T1的基极电位升高，足以使T1集电结、T2和T4的发射结导通。 T2的集电结电位约为1V，不能驱动T3和D4，使之处于截止状态。输出电压为： 　　即输出为低电平，称电路处于开态。由此可见，电路具有与非门的逻辑功能。 饱和 截止 截止 饱和 倒置工作 输出低电平（开态） 截止 导通 导通 截止 饱和 输出高电平（关态） T4 D4 T3 T2 T1 表3-2-1 TTL门电路各晶体管工作状态 3.2.2　TTL与非门的主要外部特性 １．电压传输特性 VOH:逻辑高电平3.6V VOL:逻辑低电平0.3V Voff:关门电平，保证输出为额定高电平3V的90%时，输入电平上限 常大于等于0.8V. Von:开门电平，保证输出为额定低电平(0.35V)的条件下，允许的输入高电平的最小值，常小于等于1.8V. 开门，T4饱和导通 仅分析单输入与非门情况 2.TTL与非门的输出能力（驱动能力）。 驱动能力：输出电压vO与输出电流iO的关系。 (1) 输出低电平：iO增加时，输出低电平略有增高，如图中的0A段，输出电阻约10～20Ω。AB段表示，输出低电平增加较大，不能正常工作。 2.TTL与非门的输出能力（驱动能力）。 驱动能力：输出电压vO与输出电流iO的关系。 　 (2) 输出高电平时：输出电阻在100Ω左右。输出拉电流增加时，输出高电平减小，不能正常工作。 3.平均延迟时间 　受晶体管开关时间的影响，门电路的输出和输入之间存在延迟，即导通延迟时间tPHL和截止延迟时间tPLH，平均延迟时间为它们的平均值： 4．电源特性－－平均功耗和动态尖峰电流 空载导通功耗：不接负载，输出低电平时与非门内部消耗的功率，一般为5mW. 空载截止功耗：不接负载，输出高电平时与非门内部消耗的功率,一般为16mW。 动态尖峰电流:当输入电压由高电平变为低电平时，会出现T1、T2、T3、D4、T4同时导通的瞬间状态，电源电流出现瞬时最大值。 思考：CPU超频发热原因？ 　5. TTL与非门的其它主要参数 　　(1) 输入漏电流IH 高电平输入端的漏电流是前级门电路的拉电流负载电流，漏电流太大会造成前级输出高电平下降。 　5. TTL与非门的其它主要参数 　　(2) 扇入、扇出系数 　扇入指输入端的个数。扇出系数NO指输出端最多能带同类门的个数。 注：软件工程中亦有扇入扇出的概念，扇入大说明模块复用率高；扇出过大过小都不好。 3.2.3　TTL或非门、异或门、三态输出门等 １．TTL或非门（略） ２．TTL异或门（略） 3．集电极开路的门--OC门 特点：可实现线与—直接将多个OC门的输出端短路，得到的输出是各门单独输出的与 普通逻辑门线与直连，将过流烧坏。