数字钟的设计正文.docVIP

目录 1 前言 1 2 总体方案 2 3 模块设计 3 3.1分频模块的设计 3 3.2计数器的设计 4 3.2.1 秒计数器的设计 4 3.2.2分计数器的设计 5 3.3.2 时计数器的设计 6 3.3 校时电路的设计 7 3.4 报时闹钟 9 3.5 显示模块 13 4 功能仿真 15 4.1 分频模块 15 4.2秒计数器模块 15 4.3 分计数器模块 16 4.4 时计数器模块 17 4.5 校时模块 17 4.6报时闹钟模块 18 4.7显示模块 19 5 总结 20 6 参考资料 21 附录一：整体原理图 22 附录二：硬件电路图 23 1 前言 伴随着电子技术和计算机技术的发展，在现代数字系统设计中，EDA技术已经成为一种普遍的工具，电子系统的设计理念和设计方法也发生了深刻的变化，从电子CAD、电子CAE到电子设计自动化（EDA，Electronic Design Automation ）技术，EDA技术的发展和推广应用极大地推动了电子信息产业的发展。 本次设计就是关于EDA技术的一个数字钟课程设计，数字钟被广泛用于个人家庭，车站，办公室等公共场所，已经成为人们日常生活中的必需品，钟表的数字化给人们生存生活带来了极大的方便，而且 也扩展了原先的报时功能。例如定时广播、自动启闭路灯，定时自动报警，甚至各种定时电气的自动启动等，所有的这些都是基于钟表数字化的为基础的，EDA技术的应用广泛，现已涉及各行各业，EDA水平不断提高，设计工具不断趋于完善。 此次数字钟的内容就是掌握多位计数器相连的方法，掌握10进制、6进制、24进制计数器设计的方法掌握用VHDL语言的设计思想以及整个数字系统的设计，同时要掌握FPGA、CPLD技术的层次设计方法。 2 总体方案 数字时钟由振荡器、分频器、计数器、报时电路、译码器、显示器、校时电路等几部分组成。其组成框图如下图所示。 图2.1 数字钟的组成框图 3 模块设计 3.1分频模块的设计 振荡器是数字钟的核心。振荡器的稳定度及频率的精确度决定了数字钟计时的准确程度，通常选用石英晶体构成振荡器电路。它的选频特性好，只有某一点的信号才可以通过它而其它频率段的信号将会被它衰减。一般来说，振荡器的频率计越高，计时器精度越高。然后在利用分频电路，将振荡电路输出的信号转变为秒信号。分频器的功能主要有两个：一是产生标准秒脉冲信号；二是提供报时电路所需的信号。晶体振荡器电路给数字钟提供了一个频率3kHz的方波，其输出至分频。 图3.1分频原理图 分频模块的程序如下所示：module fdiv( clk, f200hz, f60hz, f1hz ); output f200hz,f60hz,f1hz; input clk; //3KHz input reg f200hz,f60hz,f1hz; integer CNT1=0,CNT2=0,CNT3=0; always @(posedge clk) begin if(CNT1 4) begin CNT1 = CNT1 + 1; f200hz = 1b0; end else begin CNT1 = 0; f200hz = 1b1; end end always @( posedge f200hz) begin if(CNT2 2) begin CNT2 = CNT2 + 1; f60hz = 1b0; end else begin CNT2 = 0; f60hz = 1b1; end end always @(posedge f200hz) begin if(CNT3 199) begin CNT3 = CNT3 + 1; f1hz = 1b0; end else begin CNT3 = 0; f1hz = 1b1; end end end modul 3.2计数器的设计 3.2.1 秒计数器的设计 秒、分计数器都是模M=60的计数器，其计数规律为00-01=…-58-59-00…。都是60进制的，由一级10进制计数器和一级6进制计数器连接构成的。CLK作为秒脉冲，接按键，当秒计数记到59秒后产生分脉冲，秒计数又重新从0开始计数。 图3.2 秒计数器原理图 秒计数器的程序如下：module second_ counter(EN,clk,second_data1,second_data0,EO); output [3:0] second_data1,second_data0; output EO; input clk, EN; reg [3: