PLC高速计数模块的设计实现.pdfVIP

PLC 高速计数模块的设计实现 1 2 李波 ，虞日跃 1 信息产业部电子第六研究所，北京 (100083) 2 北京和利时系统工程有限公司，北京 (100096) E-mail：tieshu9821129@ 摘 要：本文介绍了PLC 高速计数模块的一种设计实现方法， 内容包括高速计数模块应具 备的功能、设计原理、高速计数器和中断控制的实现等。该模块可应用于 1MHz 以下频率脉 冲信号的计数和500KHZ 以下频率脉冲信号的频率测量。 关键词：高速计数；频率测量；PLC； 中图分类号：TP271.5 电子系统 1. 引 言 在PLC 系统中，高速计数器HSC （High Speed Counter ）用来累计比PLC 扫描频率快 得多的脉冲输入，利用其产生中断事件或输出事件完成预定的操作，在运动控制系统中的定 位控制场合有广泛的应用。本文论述的高速计数模块，特指在 PLC 系统中可连接增量编码 器、光电传感器、接近开关等脉冲发生设备，实现工业控制中的高速计数和频率测量的专用 功能模块。 2. 高速计数模块 高速计数模块作为PLC 系统中相对独立的功能模块，和PLC 中的CPU 配合使用，它 可以插在 PLC 的背板上，组态后按照设定的流程不停地工作，主控单元可以随时读取它的 信息并对其工作状态进行干预。其主要功能是对连接到其输入端子上的高频脉冲进行计数并 根据预先设定的条件做出相应的控制动作，以此来实现对轴的位置的控制。除此之外，高速 计数模块还有频率测量功能，能够测量输入脉冲的频率，在应用上可以实现对速率的测量。 高速计数模块具有3 种计数模式，可实现双方向计数、计数区间设定、计数初始值装载、 中断、复位等功能。如图1、图2 、图3 所示： 图1 计数器模式 在计数器模式下，输入脉冲为 1MHz 以下的脉冲信号。计数器在输入脉冲信号上升沿 到来时计数，计数方向取决于方向控制信号。方向控制信号为低电平时，加法计数；方向控 制信号为高电平时，减法计数。 - 1 - 图2 编码器×1 模式 在编码器×1 模式下，输入信号为频率不高于250KHz 的脉冲信号，方向控制信号与输 入脉冲保持 90°相位差。当输入脉冲信号超前方向控制信号 90°相位时，计数器加法计数， 且在输入信号的上升沿到来时计数。当输入脉冲信号落后方向控制信号90°相位时，计数器 减法计数，且在输入信号的下降沿到来时计数。 图3 编码器×4 模式 在编码器×4 模式下，输入信号 1 和输入信号2 最高允许频率为250KHz ，保持90°相位 差。采用倍频实现双沿计数，在输入脉冲1 的上升沿、下降沿和输入脉冲2 的上升沿、下降 沿到来时计数。当输入脉冲1 相对于输入脉冲2 超前90°时，计数器加法计数；反之，计数 器减法计数。 高速计数模块能够累计输入信号在给定测频时间段内的脉冲个数，控制器根据频率计 数和测频时间计算出脉冲频率。 3. 高速计数模块设计原理 高速计数模块要实现高速计数功能和测频功能，内部必须有专门设计的高速计数器。 考虑到实际应用，模块内部可以设计两个独立工作的高速计数器，由模块分别进行控制。除 此之外，高速计数模块应具有通讯管理功能以实现和CPU 间的数据交换。为了实现中断和 输入输出，还应该有相应的中断控制、存储管理以及对输入信号的滤波处理和输出信号的控 制等。其设计原理如下图所示： - 2 -