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VHDL选择题 1.题目：嵌套的IF语句，其综合结果可实现__。A:条件相与的逻辑B:条件相或的逻辑C:条件相异或的逻辑D:三态控制电路.题目：在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的A:idata = ; B:idata = b”0000_1111”; C:idata = X”AB”； D: idata = B”26”; 3.题目：在VHDL语言中，下列对时钟边沿检测描述中，错误的是_____。A:if clk’event and clk = ‘1’ then； B:if falling_edge(clk) then C:if clk’event and clk =‘0’then； D:if clk’stable and not clk =‘1’then 4.题目：下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的____。A:原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B:原理图输入设计方法一般是一种自底向上的设计方法；C:原理图输入设计方法无法对电路进行功能描述；D:原理图输入设计方法也可进行层次化设计。.题目：在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0 to 127，下