quartus 2 计数器.docVIP

计数器 实验步骤 1）打开Quartus II 8.0开发软件，选择File-〉New Project Wizad。弹出工程向导对话框，点击Next。 2）在第一行位置指定工程要保存的目录，如D:\Training\lab\CNT10，在第二行位置填入工程名CNT10和顶层实体名CNT10，再点击Next。 3）点击Next。 4）实验所使用的是Cyclone系列的“EP2C35Q672C6”，点击Finish，工程创建完成。此时只是配置了与工程相关的一些基本设置，在开发过程中如需要，仍然可以通过菜单Assignments -Settings来修改。 5）新建文件：打开File-New，选择Device Design Files子类中的VHDL File，点击OK，创建一个VHDL文件。 6）在编辑区输入VHDL语言，或者用文本方式打开DIV.txt文件将其中的内容拷贝到编辑区，并以DIV.vhd文件名保存。 7）在快捷菜单中点击Start Analysis Synthesis，开始对程序语言进行编译。 8）等待，编译完成后观察是否有错误。如有error，则修改直至没有error，只出现warnings没有关系，点击“确定”，关闭该窗口。 9）返回DIV.vhd界面，点击File-Create / update -Create Symbol Files for Current File 10）等待，出现下面界面，点击确定 11）再新建文件：打开File-New，选择Device Design Files子类中的VHDL File，点击OK，创建一个VHDL文件。 12）在编辑区输入VHDL语言，或者用文本方式打开SEG7.txt文件将其中的内容拷贝到编辑区，并以SEG7.vhd文件名保存。 13）在快捷菜单中点击Start Analysis Synthesis，开始对程序语言进行编译。 14）等待，编译完成后观察是否有错误。如有error，则修改直至没有error，只出现warnings没有关系，点击“确定”，关闭该窗口。 15）返回SEG7.vhd界面，点击File-Create / update -Create Symbol Files for Current File 16）等待，出现下面界面，点击确定 17）新建文件：打开File-New，选择Device Design Files子类中的Block Diagram/Schematic File，点击OK，创建一个顶层文件。 18）出现下面所示界面，在界面上双击鼠标左键 19）出现下图界面，点击Libraries框内的Project左侧加号，出现下拉菜单 20）选择DIV，点击OK 21）此时Symbol界面消失，鼠标光标处出现一个模块，随意选择一个位置，点击鼠标左键，将模块放置在刚刚建立的Block界面上。 22）用同样过程将SEG7模块也放置在block界面内。双击左键-选择Project-选择SEG7-OK。放置好的模块可以使用鼠标拖动改变位置。 23）在空白处点击鼠标左键，在Name处输入output点击OK，将输出模块加入到文件中去，同样方法再添加一个output。 24）在空白处点击鼠标左键，在Name处输入input点击OK，将输出模块加入到文件中去，同样方法再添加两个input。 25）将各模块按下图方式放置 26）在左上角的input模块上双击鼠标出现下面界面，将Pin name(s)改为CLK 27）用同样方法，将另外两个INPUT和OUTPUT名称改成下图所示，RST,EN,COUT,SEG[7..0] 28）在名为CLK的input右角上点击鼠标左键，按住向右拖动，至DIV的clk管脚，出现下图所示方框时，松开鼠标左键，此时已经将名为CLK的input与DIV的CLK管脚进行了连接。 29）使用同样方法，将其余几个管脚全部按照下图连接好。注意，连线可以拐弯。 30）保存文件，并将此顶层实体命名为CNT10。 31）首先在左侧Project Navigator处点击File，然后在CNT10上点击鼠标右键，出现菜单，点击Set as Top-Level Entity 32）在快捷菜单中点击Start Analysis Synthesis，开始对程序语言进行编译。 33）等待，编译完成后观察是否有错误。如有error，则修改直至没有error；只出现warnings没有关系，点击“确定”，关闭该窗口。 34）点击Assignment Editor，进行管脚绑定。 35）点击左侧菜单中的按钮：show all known pin names，将出现所有出现在程序中的管脚。 36）管脚绑定如下表所示，如有管脚在下表中未注明，则不需要绑定。 To