实验五 时序逻辑电路实验.docVIP

实验五 触发器和时序逻辑电路 一、实验目的 1．熟悉并验证触发器的逻辑功能。2．掌握触发器的使用方法和逻辑功能的测试方法。 74LS161（74LS163）外部引脚图 2．二进制（十六进制）计数器74LS16174LSl61是同步置数、异步清零的4位二进制加法计数器74LSl63是同步置数、清零的4位二进制加法计数器74LSl61相同。二者的外部引脚图也相同，如图所示。 74LSl61（74LS163）的功能表 清零 预置 使能 时钟 预置数据输入 输出 RD LD EP ET CP A B C D QA QB QC QD 0 × × × × （） × × × × 0 0 0 0 异步清零 1 0 × × DA DB DC DD DA DB DC DD 同步置数 1 1 0 × × × × × × 保 持 数据保持 1 1 × 0 × × × × × 保 持 数据保持 1 1 1 1 × × × × 计 数 加法计数 三、实验内容与步骤 (一) TTL JK触发器 1．复位、置位功能 根据需要，将触发器芯片的RD和SD端分别接到实验箱的一个“0”、“1”电平开关或常1单次脉冲按钮开关上(其余J，K，CP端浮空)， Q和Q各接到一个电平指示灯上。接通芯片电源，完成下表规定的实验内容。注意，在做表中第5行实验时，先将RD和SD接到同一个常1单次脉冲按钮开关上。操作完成后恢复原来的接线。记录时对第3～5行可作简要的文字说明。 74HC112复位、置位功能 RD SD J K CP Q Q 1 1 0 0 2．逻辑特性 将J端，K端、RD和SD端各接到实验箱的一个“0”、“1”电平开关上，CP接到实验箱的常1单次脉冲按钮开关上。操作电平开关和单次脉冲按钮开关，完成下表规定的实验内容，其中Qn状态通过操作RD和SD的电平开关实现。实验时注意这些开关的操作顺序，并观察Qn+1的出现对应CP脉冲的哪一个边沿(上升还是下降沿)，作好记录。 74HC112逻辑功能 RD SD J K CP Qn Q n+1 1 1 0 0 0 1 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 集成计数器实验 试用中规模集成计数器74LS16174LS163）和与非门74LS00，设计进制，使用、清零两种进行设计。 实验要求：① 根据选择的芯片完成电路的设计并画出电路图； ② 连接电路，选择适当时钟输入方式及频率，用发光二极管或数码管观察计数过程，并记录状态转换规律。 3．思考题： （1）触发器的基本性质是什么？ （2）JK触发器实现二分频工作时，其J、K端应处于什么逻辑状态?还有其它连接方式可供选择吗?举例说明。 （3）集成计数器的同步清零和异步清零有和区别？  3 74HC112外引线排列图