第13章 时序逻辑电路 10页.docVIP

第13章 时序逻辑电路例题解析 例13．1 由D触发器组成的电路如图13.1(a)所示，输入波形如图13.1 (b)所示，画出Q0，Ql的波形。 解 电路输出波形如图13.2所示，分析如下： ① t＜t 0时，A＝B＝0，FF0，FFl清0，故Q0＝Ql＝0。 ② t＝tl时，时钟C的负边沿到达，因FF0的A＝1，且D0＝Ql＝1，所以Q0＝1；同时，因B＝0，Ql继续为0。 ③ t＝t2时，时钟C的负边沿到达，因为此时A＝B＝1民D0＝＝1，所以t2～t3期间Q0保持1；同时，FFl的Dl＝＝0，所以Ql继续为0。 ④ t＝t3时，A＝0，FF0清0，Q0＝Q1＝0。 ⑤ t＝t4时，A＝0，FF0再次清”0，故t4～t6期间Q0＝0。 ⑥ t≥t5时，时钟C的负边沿到达，因Dl＝＝1，B＝1，所以Ql变为1，但Q0清0。 ⑦ t＝t6时，B＝0，FFl清0，Ql下跳变为0。 ⑧ t＝t7时，B＝0，Ql继续为0；但A＝1，D0＝＝1，所以Q0又上跳变到1。 例13.2 分析图13.3所示电路的逻辑功能，检查电路能否自启动。假定电路初始状态为0。 解 (1) 时钟脉冲CP同时加到各触发器上，时钟方程CP0＝CP1＝CP2=CP，故为同步时序逻辑电路（时钟信号CP的表达式可省略）。 （2）写出触发器的驱动方程 K0＝1 （3）将驱动方程代入各个触发器的特性方程求出电路的状态方程： （4）画出状态转换图，如图13.4所示。显然，这是一个四进制计数器。 （5）查自启动。电路有四个无效状态，均可回到有效循环，所以电路能够自启动。 例13．3 分析图13.5电路的逻辑功能，其中X是控制端，对X＝0和X＝1分别分析，假定电路初始状态为0。 解 从图13.5可见，X是控制端，CP是时钟脉冲输入端，无数据输入端，该时序电路属计数器。对其功能分析如下： （1） 时钟方程CPl＝CP2＝CP，故为同步时序逻辑电路。 （2） 驱动方程为： （3）求出电路的状态方程后，列状态转换表如表13.1所示。 (4) 由状态转换真值表可知，当X＝0时，是同步三进制加法计数器；当X＝l时，是同步三进制减法计数器。无效状态Q2Ql＝11在上述两种情况下只需一个CP就回到有效循环状态，所以电路能够自启动。该时序电路是能自启动的同步三进制可逆计数器。 例13．4 异步计数器电路如图13.6所示。分析该电路的逻辑功能，假定电路初始状态为0。 解：(1) 写时钟方程。 （表示时钟下沿有效） （2）写出驱动方程。 （3）写出状态方程 (4)列出状态转换真值表。 分析异步计数器时，要考虑各个触发器有无CP信号，在列状态转换真值表时，CP也要作为一个状态变量。 (5)由状态转换真值表可画出状态转换图，如图13.7所示，由图可见电路能够自启动。 例13．5 设计一个七进制加计数器。要求： (1)用最少的JK边沿触发器和少量与非门实现。 (2)用集成电路芯片74LS160和清0法实现。 解 (1) 用最少的JK边沿触发器和少量与非门实现。 a.因N=7，，.8所示. b.画出状态转换卡诺图，如图13.9所示，从中求得状态方程如下： c.将上面求得的状态方程与JK触发器的特性方程比较得驱动方程为： d.画电路图，如图13.10所示，经查电路能够自启动。 (2)用集成电路芯片74 LS 160和清0法实现，电路如图13.11所示。 例13．6 设计一个串行数据检测器。要求当串行数据X连续输入三个0时，输出为1，否则输出低电平。 解 (1)确定状态数、状态编码，并画状态转换图。设一个0也没有输入时电路的初始状态为S0=00，输入一个0后变为状态Sl＝01，输入两个0后变为状态S2＝10，输入三个0后变为S3＝11，输出Y为高电平1；在任何一个状态下若X输入1，则电路转回S0＝00状态，即电路有四个状态。状态转换图如图13.12所示。 (2)求状态方程和驱动方程。选用两个JK触发器，其输出分别为Q0，Ql，将图13.12所示状态转换图用图13.13所示卡诺图表示，然后一拆为三，分别化简，即得状态方程为： (3)将上面求得的状态方程与JK触发器的特性方程比较得驱动方程为： (4)画出电路图，如图13.14所示。电路没有多余状态，不需检查自启动。 例13．7 现有两个D触发器，两个JK触发器。其逻辑符号如图13.15（a）所示。用它们组成异步4位二进制加法计数器，试画出正确的连接线路图。 解 先要把D，JK触发器连成计数形式的T’触发器，即；而J＝K＝l。其次D触发器的CP脉冲无圆圈是上升沿触发，当前一级的Q从1→0进位时应取为进位CP端，而JK触发器的CP有圆圈是下降沿触发，应接前—级的Q