CMOS片上ESD保护电路设计与研究.pdfVIP

摘要 摘要 随着半导体制造工艺的飞速进步，集成电路工艺的不断更新换代，特征尺寸 沿着摩尔定律不断缩小，各种微电子器件的集成度大为提高，随之而来的就是芯 片可靠性方面的问题。在集成电路的可靠性设计中，其中最常见也是首先要考虑 的便是静电放电保护电路的设计。 静电放电保护电路的设计涉及包括半导体物理、半导体器件、电路设计、集 成电路工艺学、静电放电模型、传输线理论、热力学分布等方面的知识，还涉及 到电路仿真、失效分析等技术。这些知识和技术内容较杂，分布面又很广，对于 集成电路工程师来要完善的掌握也是有一定困难的。 本文对静电放电模型、集成电路的ESD失效机制、失效分析技术、静电保 护电路设计进行了研究。对于CMOS数字、模拟、射频管脚和电源ESD钳位电 路，针对已有电路的不足提出了几点改进的方法，给出了通过失效分析进行改进 的过程，最后通过ESD测试结果验证了它们的有效性。 本文主要工作和特色如下： 1、对常用的CMOS数字输入／输出管脚、模拟管脚和射频管脚的ESD电路 进行研究，通过在实际芯片实现后ESD测试中暴露出来的问题，运用 失效分析工具进行分析，然