90nm CMOS全数字锁相环设计与实现.pdf

第42卷第1期 微电子学 VoL42，No．1 2012年2月 ^靠croelectronics Feb．2012 ·电路与系统设计· am 90 CMOS全数字锁相环设计与实现 谢谦，粱国辉，刘俊杰，张业，罗 萍 (电子科技大学电子薄膜与集成器件国家重点实验室，成都610054) nm 摘要： 设计了一种基于90 CMOS工艺的全数字锁相环，重点介绍了几种子模块电路结构， 包括鉴频鉴相器、时间数字转换器、数字控制振荡器和新型2阶数字滤波器，分别对其性能进行了 分析。仿真测试结果表明。该锁相环具有输出频率高、锁定时间短、抖动小等特点。 关键词： 全数字锁相环；时间数字转换器；数字滤波器 中图分类号：TN43 文献标识码：A and ofADPLLBasedon90amCMOSProcess DesignImplementation XIE Qian，LIANGGuohui，LIU Ye，I．UO Junjie，ZHANGPing Lab ThinFilmsand 610054，P．RChina) (StateKeyofElectronic Integrated An PLI。basedon90nnlCMOS was sub-modulecircuitsofthe Abstract： all—digital processproposed．Several anda 2nd—order in their PFD，TDC，DCOnovel filter，werediscusseddetail，and PLL，including digital were Simulationandtestresultsshowedthatthe PI。Lhadthe performancesanalyzed。respectively． proposed of lockouttimeandlOW highoutput—frequency，short jitter． advantages filter Keywords：ADPLL；TI)C；Digital EEACC：2570D DATI 有重要意义。本文设计了一种90 CMOS工艺 1 引言 下的全数字锁相环，参考时钟为8MHz，锁定范围 为368～720MHz，峰峰值抖动小于50ps，锁定时 为了得到准确的时钟信号，通常采用石英晶体 间小于3弘s。 振荡器。但晶振的频率不易改变，且输出频率范围 有限。在集成电路技术中，利用锁相环技术，可以获 2全数字锁相环工作原理 得输出覆盖系数大、频率可调、低抖动的时钟信号。 锁相环是一种闭环的相位控制系统，能够跟踪