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Verilog 硬件描述语言设计入门
Verilog 硬件描述语言设计入门
ALTECH 技术部：张洪磊
ALTECH 技术部：
zhanghl@
01/99 H0NLY_ZHANG
Contents
Contents
¡ Verilog HDL的编译指令
¡ Verilog HDL的编译指令
¡ Verilog HDL的逻辑值
¡ Verilog HDL的逻辑值
¡ Verilog HDL的常量
¡ Verilog HDL的常量
¡ Verilog HDL的变量
¡ Verilog HDL的变量
¡ Verilog HDL的参数
¡ Verilog HDL的参数
¡ Verilog HDL的表达式
¡ Verilog HDL的表达式
02/99 H0NLY_ZHANG
03/99 H0NLY_ZHANG
编译指令
编译指令
¡ 以` （反引号）开始的某些标识符是编译器指令。
¡ 在Verilog HDL语言编译时，特定的编译器指令在整个编译过程中
有效 （编译过程可跨越多个文件），直到遇到其它的不同编译程
序指令。
04/99 H0NLY_ZHANG
编译指令
编译指令
¡ 完整的标准编译器指令如下:
¡ `define, `undef
¡ `ifdef, `else, `endif
¡ `default_nettype
¡ `include
¡ `resetall
¡ `timescale
¡ `unconnected_drive, `nounconnected_drive
¡ `celldefine, `endcelldefine
05/99 H0NLY_ZHANG
`define 和`undef
`define 和`undef
¡ `define指令用于文本替换，它很像C语言中的#define 指令
¡ `define指令用于文本替换，它很像C语言中的#define 指令
¡ eg:
¡ eg:
`define MAX_ BUS_SIZE 32
`define MAX_ BUS_SIZE 32
. . .
. . .
reg [ `MAX_ BUS_SIZE - 1:0 ] AddReg;
reg [ `MAX_ BUS_SIZE - 1:0 ] AddReg;
¡ 一旦`define 指令被编译，其在整个编译过程中都有效。
¡ 一旦`define 指令被编译，其在整个编译过程中都有效。
¡ note ：通过另一个文件中的`define指令，MAX_ BUS_SIZE 能被多个文件使用。
¡ note ：通过另一个文件中的`define指令，MAX_ BUS_SIZE 能被多个文
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