2014北航_Verilog_05_复杂数字电路设计.ppt

提纲 5.1 计数器设计 5.2 寄存器与数据流动 5.3 流水线设计 5.4 阻塞与非阻塞 5.4 阻塞与非阻塞 八大原则 时序电路建模时，用非阻塞赋值； 锁存器电路建模时，用非阻塞赋值； 用 always块 建立组合逻辑模型时，用阻塞赋值； 在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值； 在同一个always块中建议不要既用非阻塞赋值又用阻塞赋值； 不要在一个以上的always块中为同一个变量赋值； 用$strobe系统任务来显示用非阻塞赋值的变量值； 在赋值时不要用#0延迟。 附录1：超前进位加法器的逻辑函数 快速进位集成位加法器 附录2 关于教材p156页的理解 module nbex1(q,a,b,clk, rst_n); output q; input clk,rst_n; input a,b; reg q; always @ (posedge clk or negedge rst_n) if (!rst_n) q=1’b0; //时序逻辑 else q = a^b; //组合逻辑 endmodule module nbex1(q,a,b,clk, rst_n); output q; input clk,rst_n; input a,b