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《数电—七人多路表决器》.doc
数字电子技术课程设计
课题名称：用VHDL文本输入法设计一个7人多数表决电路
班级：08电本班
学号：200892130149
姓名：张家瑞
指导老师：胡亚琦
一．课题
题目：多数表决电路的设计之二
要求：用VHDL文本输入法设计一个7人多数表决电路
难度：10分
二．摘要
所谓表决器就是对于一个行为，由多个人投票，如果同意的票数过半，就认为此行为可行；否则如果否决的票数过半，则认为此行为无效。
七人表决器顾名思义就是由七个人来投票，当同意的票数大于或者等于4人时，则认为同意；反之，当否决的票数大于或者等于4人时，则认为不同意。实验中用7个拨挡开关来表示七个人，当对应的拨挡开关输入为‘1’时，表示此人同意；否则若拨挡开关输入为‘0’时，则表示此人反对。表决的结果用一个LED表示，若表决的结果为同意，则LED被点亮；否则，如果表决的结果为反对，则LED不会被点亮。
Green Red 1 1 1 1 x x x
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根据电路状态转换图设计电路，用一个半加器实现设计一个全加器，运用4个全加器实现七人表决器的设计。
(2)半加器电路设计：
(3)全加器电路设计：
(4)七人表决器电路设计：
六．设计源程序与电路图绘制
(1)或门的设计源程序：
--or2_1.vhd
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY or2_1 IS
PORT(A,B:IN STD_LOGIC;
C:OUT STD_LOGIC);
END ENTITY or2_1;
ARCHITECTURE art1 OF or2_1 IS
BEGIN
C=A Or B;
END ARCHITECTURE art1;
(2)半加器的设计源程序：
--h_adder.vhd
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY h_adder IS
PORT(A,B:IN STD_LOGIC;
SO,CO:OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE art2 OF h_adder IS
BEGIN
SO=NOT(A XOR(NOT B));
CO=A AND B;
END ARCHITECTURE art2;
电路图：
(3)全加器的设计源代码：
--f_adder.vh
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