《嵌入式DDR息线的布线分析与设计》.pdfVIP

首页 | 行业黑名单 | 委托交易 | 帮 助 | English 电子资 技术资 电子论 IC 非 IC 讯 料 坛 嵌入式DDR息线的布线分析与设计 引 言 广告插播信息 维库 3 月份最新热卖芯片： AD7417ARU AM29LV160DT-90EC LX5241CDB L6574 MC3479P HC541 AD573KN IRFF320 DM74LS123N BA5415A 嵌入式 DDR(Double Data Rate，双数据速率)设计是含 DDR 的嵌入式硬件设计中最重要和最 核心的部分。随着嵌入式系统的处理能力越来越强大，实现的功能越来越多，系统的工作频率越来越 高，DDR 的工作频率也逐渐从最低的 133 MHz 提高到 200 MHz，从而实现了更大的系统带宽和更 好的性能。然而，更高的工作频率同时也对系统的稳定性提出了更高的要求，这需要硬件设计者对电 路的布局走线有更多的约束和考虑。而影响整个系统能否工作正常且稳定的最重要的部分就是 DDR 部分的电路设计。 嵌入式系统使用 DDR 内存，可以在传统的单数据数率内存芯片上实现更好的性能。DDR 允许在 不增加时钟频率和数据位宽的条件下，一个时钟周期内能够处理两个操作。增加的数据总线性能是由 于源同步数据选通允许数据同时在选通脉冲的上升沿和下降沿被获取。DDR 虽然能够给嵌入式设计 带来更好的性能，但是设计者必须比以往的 SDR 设计更小心地处理 DDR 部分的 PCB 布线部分，否 则不仅不能实现好的性能，整个嵌入式系统的稳定性也会受到影响。DDR 比传统的SDR 有更短的信 号建立保持时间、更干净的参考电压、更紧密的走线匹配和新的 I ／O □信号，并且需要合适的终端电 阻匹配。这些都是要面对的新的挑战。 1 DDR 总线结构 对于 DDR 内存，JEDEC 建立和采用了一个低压高速信号标准。这个标准称为“短截线串联终结 逻辑(StubSeries Terminated Logic，SSTL)”。SSTL 能够改进数据通过总线传输的信号完整性， 这种终端设计的目的是防止在高速传输下由于信号反射导致的数据错误。 在一个典型的内存拓扑结构中，如果使用了串联匹配电阻(Rs)，那么它应该放在远离 DDR 控制 器的位置。这种方法能够节约控制器附近宝贵的电路板空间，避免布线拥塞和繁琐的引脚扇出；而且 也优化了从控制器到内存芯片的信号完整性，在这些位置往往有很多地址和命令信号需要可靠地被多 个内存接收。 最普通的 SSTL 终端模型是一种较好的单终端和并联终端方案，如图 1 所示。这种方案包含使用 一个串联终端电阻(Rg)从控制器到内存，以及一个并联终端电阻(RT)上拉到终端电压(VTT)。这种方 法常见于商用电脑的主板上，但目前的嵌入式主板上为了获得更好的信号完整性和系统稳定性，也常 常使用。Rs 和 RT 的值是依赖于具体的系统的，应该由板级仿真确定具体的值。 2 嵌入式 DDR 布线分析 2．1 DDR 的信号完整性问题 高速总线信号的传输往往需要考虑信号完整性问题。DDR 的信号线不是普通的信号线而是传输 线，因而传输线上的过孔，或者连接器等不连续阻抗因素都会影响接收端的信号完整性。主要有过冲 和下冲、振铃及串扰等影响，交流噪声以及直流电压的一些不准确因素也同样影响信号传输的性能。