基于veriloghdl的异步FIFO设计毕业设计.docVIP

题 目 基于verilog hdl的异步FIFO设计 学生姓名 薛博阳 学号 1113014175 所在学院 物理与电信工程学院 专业班级 电子1105 指导教师 吴燕 __ ____ __ 完成地点 博远楼实验室 年 月 日 基于Verilog HDL的异步FIFO设计与实现 摘 要 在现代IC设计中，特别是在模块与外围芯片的通信设计中，多时钟域的情况不可避免。当数据从一个时钟域传递到另一个域，并且目标时钟域与源时钟域不相关时，这