基于FPGA的数字系统设计8.ppt

* FPGA的设计方法与技术 二、Flip-Flop复制 (Duplicating Flip-Flops) * * * 三、资源共享 用括号来控制操作符分组： y_out=sel ? data_a+accum : data_a+data_b; y_out=data+(sel ? accum :data_b); sum=a*b + a *c; sum=a*(b + c); FPGA的设计方法与技术 * 四、状态机编码 FPGA的触发器、存储器资源丰富，特别适合： 状态机中采用独热码（One-Hot）编码技术。 产生更为简单的下一状态和输出逻辑。 产生速度更快，工作更稳定的状态机。 FPGA的设计方法与技术 * 五、流水线设计技术 流水线处理是高速设计中的一个常用设计手 段。如果某个设计的处理流程分为若干步骤，而且整个数据处理是“单流向” 的，即没有反馈或者迭代运算，前一个步骤的输出是下一个步骤的输入，则可以考虑采用流水线设计方法提高系统的工作频率。 FPGA的设计方法与技术 * FIFO 串行处 理模块1 FIFO 串行处 理模块2 * * 流水线技术的简单模型 系统速度瓶颈：大型组合电路的存在，如乘法 器等，导致组合路径过长。 时钟周期 T = Tco + Tcomb + Tsu≈Tcomb （忽略 Tco、Tsu） 工作频率 F ≈ 1/ Tcomb * 流水线技术： 把一个周期内执行的逻辑操作分成几步较小的操作，并在多个高速时钟周期内完成，每个时钟周期采用寄存器锁存数据。 时钟周期为： T = Tcomb1 或 T = Tcomb2，频率 F = 1/T 得到提高。 * 流水线技术的优点： 可明显提高系统的处理速度，即提高系 统的数据吞吐率。 流水线技术的弱点： 增加触发器资源消耗，引入附加的延时（Latency）。 * * * * * 六、避免不良的设计风格 1、多驱动 always @ (posedge clk or negedge rst) if(~rst) sig=0; else if(condition1) sig=a; always @ (posedge clk) if(condition2) sig=b; 改为： always @ (posedge clk or negedge rst) if(~rst) sig=0; else if(condition1) sig=a; else if(condition2) sig=b; FPGA的设计方法与技术 * 2、正负沿混合设计 reg data, dout; always @ (posedge clk or negedge rst) if(~rst) data=0; else data=din_a; wire condition=(data10); always @ (negedge clk or negedge rst) if(~rst) dout=0; else if(condition) dout=din_b; * 3、多重时钟驱动 always @ (posedge clka or posedge clkb or posedge rst) if(rst) data=a; else data=din; 改为： always @ (posedge clka or posedge rst) if(rst) data=a; else data=din; * 4、门控时钟与分频时钟 时钟方案： ?整个FPGA内尽量采用一个时钟 ?如果必须使用多个频率的时钟，尽量使用PLL生成，保证时钟之间同步（避免使用门