新数字电子技术基础 教学课件 陈文楷 主编chapter 3 CMOS gates 1.pptVIP

第三章 门电路 Chapter 3 Logic Gates 概述 门电路的分类： １．按门电路的结构分类: ⑴.CMOS ⑵. TTL ⑶.ECL ２．按门电路的规模分类: ⑴.SSI ⑵.MSI ⑶.LSI ⑷.VLSI（PLD =ＣＰＬＤ／ＦＰＧＡ） ☆⑸.ASIC 3.按门电路的逻辑功能分类: 1.ＡＮＤ 2.ＯＲ 3.ＮＡＮＤ 4.ＮＯＲ 5.ＡＮＤ－ＯＲ－ＮＯＴ 6.ＯD 7.ＥＸ－ＯＲ 8.Ｔri-state 9.CMOS Transmission gate MOSFET的结构和原理 沟道增强型MOS管结构示意图及增强型MOS的符号 图1.4.8 uDS ＝0时uGS对导电沟道的影响 uGS为大于UGS(th)的某一值时uDS对iD的影响 N沟道增强型MOS管的特性曲线 MOS Transistor as a voltage-controlled resistance CMOS inverter（p-Channel as Load) Sec 3.2 CMOS Logic Gate 1. NAND gate 2.CMOS NOR gate 3.CMOS NONINVERTING BUFFER 4.AND-OR-NOT gate 5.OD. 6.EX-OR gate . 7.Three-state gates-1 8.CMOS Transmission gate 4.3-input NAND gate; 3. 2-input AND gate 5.CMOS NONINVERTING BUFFER OR-AND-NOT gate 6.AND-OR-NOT gate Sec3.3.异或门及其它门(Ex-OR and Other Gates) 1. 异或门及其应用 (Ex-OR Gates it’s Applications) 2.传输门及其应用 (Transmission Gates Applications) 3.三态门(Tri-state Gate ) 4.漏极开路门(OD-Gat) 5.线‘与’逻辑(Wiring “AND” Logic) 1.EX-OR gate (2).异或门的性质及可编程性 电路符号 0 0 0 0 1 1 1 0 1 1 1 0 (3). 异或门应用举例 ② ．奇偶校验功? ③.Use the even-parity generator below figure to generate theeven-parity bit for Even/Odd-parity generator Application Example 4: Q=1时，A0～A6＝Odd‘1’ ①. Control=0， parity bit=1； ②. Control=1， parity bit=0； Q=0时，A0～A6＝even ‘1’ ①. Control=0， parity bit=0； ②. Control=1， parity bit=1； Parity checker 74Ls280 9-bit generator/checker Comparator Application Example 5: Application-a phase detector circuit using  an xoR and XNOR Application Example 7: Lecture-p.87 What will be the x and y outputs from the circuit in below figure, if the A and B inputs are either out-of- phase or in –phase? 使用XOR门实现数码转换电路，设计方法可以有几种 用卡诺图化简方法可以采用 最小项积之和（NAND门）方法； 也可采用和之积的方法（即NOR门）实现； 第三种方法采用直接观察法（XOR实现）； 第四种方法，采用XOR/NXOR 门实现的方法。 引出卡诺图对角邻与偏邻化简法。介绍单变量、双变量和多个变量的卡诺图对角邻与偏邻化简法。 Gray code To Binary code Gray code→Binary code 4位格雷码转换成二进制码的电路(Gray code conversion binary algorithm implementation) 2.CMOS Transmissio