新Xilinx FPGA设计与实践教程 教学课件 赵吉成 第1 5章 第5章.pptVIP

5.1 时序电路基础 图5-1 DFF功能图以及真值表 　　D触发器有三个重要的时序参数，分别是tCQ(时钟到数据输出延时)、tSU(建立时间)和tHOLD(保持时间)。　　(1) ?tCQ是指自时钟上升沿来临，信号传输到q寄存器所需要的时间。如图5-2所示。　　(2) 建立时间tSU是指时钟上升沿来临之前数据已经稳定的时间，是在时钟翻转(对于正沿触发寄存器为0→1的翻转)之前数据输入(d端)必须有效的时间。　　(3) 保持时间tHOLD是指在时钟上升沿来临之后数据输入必须保持有效的时间。　　tSU和tHOLD的具体含义如图5-2描述更为直观和形象。 图5-2 D触发器的三种时序参数的定义 5.1.2 同步时序电路　　1．同步时序电路基本模型　　同步时序电路由三部分组成：状态寄存器、下一状态逻辑模块、输出逻辑模块。其基本电路框图如图5-3所示。 图5-3 同步系统原理框图 　　(1) 状态寄存器是指由同一时钟信号控制的所有D触发器。　　(2) 下一状态逻辑是指由外部输入和内部状态所决定的状态寄存器新的组合逻辑值，在下一个时钟沿有效。　　(3) 输出逻辑是指在当前状态下的输出组合逻辑。 　　2．系统最高工作频率　　在时序电路设计中，往往最关注的是时序电路的最高工作频率，也就是确保系统时序不违犯建立时间和保持时间约束的同时，能够保证系统正常工作的最高时钟频率。通常在同步系统中，采用静态时序分析方法对单个D触发器进行时序电路分析。 　　时序电路最高工作频率用fMAX来表示，它标志着电路执行的最高频率。对应fMAX的倒数Tclock=1/fMAX，也就是两次采样时钟的时间间断，称为最小时钟周期。为了确保电路的正确操作，需要确保两次采样时钟的时间间隔一定要小于最小时钟周期，也就是说同步时序逻辑电路对时钟激励做出的响应是同时发生的，但是运行结果必须等到下一个时钟翻转时才能到下一级。为了保证时序电路的采集和处理的正确性，时钟周期必须能容纳电路中任何一级的最长延时tLOGIC，可以建立如图5-4所示的基本时序模型，时序电路正确工作要求的最小时钟为 　　那么通过公式(5-1)很容易得到系统的最高频率fMAX为 图5-4 基本同步时序电路模型图 5.1.3 时序电路分类　　时序电路代码开发遵循基本时序电路模型，如图5-3所示。关键是要将存储单元从系统中分离出来，因为一旦寄存器被隔离，剩余部分都是纯粹的组合逻辑电路，组合逻辑电路的编码与分析方法就可以完全按照第四章所讨论的方法处理。虽然这样也会使得代码相对冗繁，但是有利于电路结构的理解，而且可以避免意想不到的锁存器和缓存器产生。 　　根据时序电路的记忆特征，可以将其分成三类：　　(1) 规则时序电路：状态变化具有规律性，如在计数器和移位寄存器中，下一状态逻辑是严格遵循一定规律的，如加法器、移位寄存器等都是规则时序电路。　　(2) ?FSM有限状态机：其下一状态逻辑变换不是按照简单可重复的模式进行的，而是“随机逻辑”，所以其应该称为“随机时序电路”，但通常称之为有限状态机电路。　　(3) 带有数据路径的状态机：电路包括规则数据电路和有限状态机两部分。这两部分分别称为数据路径和控制路径。组合在一起称为带有数据路径的状态机。此电路主要使用寄存器传输方法来描述数学运算的电路。 5.2 时序电路基本单元的HDL描述　　使用HDL语言来描述存储器程序非常简单，也有很多方法可以完成，然而对于初学者来说，往往会意料不到地描述出锁存器和缓冲器。所以这里不列举所有的存储器描述方式，而是介绍一种有效的编码模板来描述赋以代表意义的几种存储器单元。另外，由于我们开发的程序将寄存器和组合逻辑电路分开，所以这些存储单元的描述在别的例中也经常用到，具体包括如下：　　(1) ?D触发器；　　(2) 寄存器；　　(3) 寄存器文件。 　　所有存储器都可以用always模块来描述。如前面第四章所述，在时序逻辑中使用非阻塞描述方式来描述，其格式为 5.2.1 D触发器　　可以考虑三种D触发器：　　(1) 不带异步复位的D触发器；　　(2) 带异步复位的D触发器；　　(3) 带同步使能的D触发器。　　前两个为通用的寄存器元件，在任何元件库里就有，第三个由简单D触发器演变而来，也是使用频率非常高的寄存器元件，可以布线到Spartan-3器件的逻辑单元中。 　　1．不带异步复位的D触发器　　不带异步复位的D触发器的真值表如图5-1(a)所示。代码描述如程序5-1所示。　　【程序 5-1】 不带异步复位的D触发器。　　module d_ff　　(　　 input wire clk,　　 input wire d,