高速数字电路信号完整性分析.pdfVIP

摘要 信号完整性是高速电路设计的一个核心问题，广泛存在于智能控制、高速采集、射 频电路等诸多领域。信号完整性分析是研究信号受反射、串扰、时序、电源以及电磁辐 射等因素的干扰程度，为系统电路设计和PCB布局布线提供重要的数据依据，最终改 善信号传输质量。随着高速电路的快速发展，信号完整性问题越来越突出。由于信号完 整性问题受多方面因素的影响，原来简单的滤波、去耦、过孔阵列保护等信号完整性处 理方式已不能够满足电路设计的要求。特别是在高频条件下，信号的噪声严重，受干扰 的因素很多且难以控制，信号很容易失真。 本文针对高速条件下信号完整性问题的关键技术进行了研究。主要的工作包括： 1．针对高速电路中差分时钟信号反射严重的问题，提出了一种改进的差分端接设 计，将单端阻抗匹配电路引到驱动端，达到抑制反射噪声的效果。同时，进一步分析了 信号频率、传输距离对改进端接设计的影响。并在高速采集板卡中进行仿真实验。仿真 结果表明：当信号小于500MHz时，与常用的交流耦合端接设计相比，改进的端接设计 中接收信号过冲最大减少了10．9％，反射噪声得到抑制，改善了高速数据采集系统中差 分时钟信号质量，验证了改进端接设计的有效性。 2．针对高速电路中串扰噪声问题，首先分析了线间距、线并行长度、介质厚度等 常用参数对串扰噪声的影响。根据实际走线情况，确定了满足设计要求的参数约束条件。 并通过实际板卡的布线后仿真，验证约束条件的有效性。其次，分析了引入不同端接、 孔间距的隔离带对串扰抑制效果的影响。结果表明：适当的端接匹配能够有效地抑制隔 离带引起的谐振现象；合理地调整隔离带的孔间距可将谐振点控制在工作范围之外。为 实际板卡的合理设计，提供了重要的参考数据。 器件数据手册提供的建立时间和保持时间，确定器件数据和时钟信号的输出延时。并根 据DSP和SD洲间的时序要求进行分析，确定满足电路要求的PCB布局布线的约束 条件，对实际的电路设计具有重要的指导意义。 4．针对高速电路的电源完整性问题，提出一种增加去耦支路损耗抑制PDN并联谐 振的方法。通过在去耦支路引入一个串联电阻，使PDN的损耗增加，从而抑制PDN并 PI仿真软件在DM642板卡上进行仿真 联谐振。文中给出了理论模型，借助Hyperlynx 实验。结果表明，在去耦支路引入一个0．45Q电阻，将PDN并联谐振处的品质因数Q 从282抑制到13。同时，分析了引入电阻对去耦效果的影响。当引入电阻小于0．45fl时， 可通过加倍去耦电容并联个数来补偿引入电阻对去耦的影响。 关键词：信号完整性反射噪声 串扰噪声时序分析 电源分配网络 Abstract The of isa issueinthe of it problemsignalintegritykey design circuits，and high-speed hasawide of in many rangeapplieationsfields，such鹊intelligentcontrol，high-speedcapture, radio circuitsandSOon．Itaimsat the interferencelevelsaffected frequency analyzingsignal some reflection factors，such嬲thenoise，erosstalk by noise,timeseries，powersupplynoise， radiationandSO to for electromagnetic on，and