卷积码编码器及iterbi译码器的设计.pdfVIP

摘 要 摘要 信道是通信系统的重要组成部分，其特性对于通信系统的性能有很大影响。 由于实际信道存在噪声和干扰的影响，使得经信道传输后所接收的码元与发送码 元之间存在差异，一般称这种差异为差错。为了提高通信质量，保证通信的正确 性和可靠性，在信号进入信道传输之前要进行信道编码，采用差错控制的方法来 纠正这种差错。本文的目的就是讨论如何通过差错控制的方法来改善数字通信系 统的传输质量，重点研究了一种信道编解码的算法和逻辑电路的实现方法，并利 用FPGA进行硬件上的验证。 所谓纠错码技术，是一种通过增加冗余信息来提高信息传输可靠性的有效方 法。其中，卷积码是一种应用非常广泛的纠错码，因此，其对应的最佳译码方式 Viterbi译码也一直是一个研究比较多的领域。 在本课题中，分别对编码方式和解码方式进行了研究，其中重点和难点在于 Viterbi解码算法的研究以及其逻辑实现。在逻辑设计中，使用了自顶向下的设计 方法，正确实现了编码和解码的功能。 首先，本论文介绍相关的数字通信背景；接着，提出纠错码的设计方案，介 译码算法的逻辑电路进行了讨论，完成了一个改进的译码器逻辑设计方案，介绍 了FPGA设计的基本准则，并给出了时序仿真的比较结果；其次，介绍了系统各 硬件模块的设计方案，并完成了硬件电路设计；最后，完成了基于FPGA的硬件 平台上的系统测试。 HDL对 通过对卷积码编码和Viterbi解码算法的充分理解，本人使用Verilog 解码算法。其中，编码器的最高工作频率达到275MHz，解码器的最高工作频率 1 达到60MHz，输出码元速率可达1 8Kbps，延迟65个码元周期开始译码输出， 能够纠正连续64个码元段内的6个错误。在硬件调试验证中，整个系统工作在 30MHz的时钟频率下，通过了基于硬件平台的功能测试，能够正确实现预期的纠 错功能。 关键词：数字通信，纠错编码，卷积码，Viterbi译码，FPGA Abstract Abstract Channelisa ofa communication veryimportantpart digital system．111e of affectthe ofthewhole characteristicsthechannel performance digital in communicationnoiseandinterferencetherealchannelmakethecodes system．111e reCdveddifferentfromthecodessent．11ledifferenceis callederror．Inorder generally to the ofcommunicationandensurethe and of improve reliabilityvalidity quality is tocorrecttheerrors communication,error-control codingusuallyadopted produced inth