微型计算机通信与接口技术（第二版） -刘兵 第3章.pptVIP

第三章 PC机接口芯片 3.1.1 并行接口的特点 3.2 8253定时/计数器 3．定时/计数器工作原理 3.2.2 8253的内部结构 1. DMA工作过程 本章首页 1）0方式——低电平输出（GATE信号上升沿继续计数） 触发方式：写入初值后，WR＝ 触发 输出波形：计数过程中为低电平，减为0变高，并结束 计数过程中GATE作用：＝1，允许；＝0，禁止；＝ ，暂停，＝ ，继续 计数过程中写入新初值：马上按新初值开始计数 CLK WR OUT N=5 5 4 3 2 1 0 GATE=1 WR N=5 OUT GATE 5 4 3 3 3 3 2 1 0 WR N=9 N=6 9 8 6 5 4 3 2 1 OUT 0 GATE=1 本章首页 2）1方式——低电平输出（GATE信号上升沿重新计数） 触发方式：写入初值后，GATE＝ 触发 输出波形：计数过程中为低电平，减为0变高，并结束 计数过程中GATE作用：＝1，＝0，＝ ，不影响；＝ ，启动或重新启动 计数过程中写入新初值：由GATE＝ 启动新过程 CLK WR OUT N=5 WR N=5 OUT GATE 5 4 3 5 4 3 2 1 0 WR N=3 N=4 2 3 1 0 0 4 3 2 OUT 1 GATE 5 4 3 2 1 0 5 4 3 2 1 0 GATE 周期：N*TCLK高低电平比：N-1:1 3）2方式——周期性负脉冲输出 触发方式：写入初值后，WR＝ 触发 输出波形：计数过程中为高电平，减为1时变低，维持1个时钟周期，再次变高并重新装入计数初值，重复计数过程 GATE作用：＝1，允许；＝0，禁止；＝ ，停止，＝ ，重新开始 计数过程中写入新初值：计数器回零，输出完负脉冲后，再开始新过程 CLK WR OUT N=5 5 4 3 2 1 0 WR N=5 OUT GATE 5 4 3 2 1 0 WR N=5 N=4 5 4 2 1 0 3 2 1 OUT 0 GATE=1 5 4 3 2 1 0 0 5 4 3 2 1 0 5 GATE＝1 5 4 3 5 4 3 2 1 0 5 3 4 4 3 2 1 4 0 3 2 具有自动重新装载计数初值的功能每当减1计数器的值减为0，就将初值寄存器的内容重新装入减1计数器，重新开始计数，输出重复波形 本章首页 GATE作用：＝1，允许；＝0，禁止；＝ ，停止，＝ ，重新开始 4）3方式——周期性方波输出 触发方式：写入初值后，WR＝ 触发 输出波形：输出占空比为1:1或近似1:1的方波。初值为偶数时，前半周为高电平，后半周为低电平；初值为奇数时，前一半加1的计数过程中为高电平 GATE作用：＝1，允许；＝0，禁止；＝ ，停止，＝ ，重新开始 计数过程中写入新初值：计数器回零，输出完整的方波后，再开始新过程 本章首页 CLK WR OUT N=5 5 4 3 2 1 0 WR N=4 4 3 1 0 3 2 1 OUT 0 GATE=1 5 4 3 2 1 0 0 5 4 3 2 1 0 5 GATE＝1 2 4 4 3 2 1 4 0 3 2 1 周期：N*TCLK 高低电平比：1:1(N为偶数); (N为奇数) 与方式2一样具有自动重新装载计数初值的功能，与方式2的区别仅在于输出波形不同 本章首页 5）4方式——单次负脉冲输出（软件触发） 触发方式：写入初值后，WR＝ 触发 输出波形：方式设定后输出为高电平，并维持，减为0时变低，维持1个时钟周期，再次变高并结束 计数过程中写入新初值：待原过程结束并输出完负脉冲后开始新过程 GATE作用：＝1，允许；＝0，禁止；＝ ，停止，＝ ，重新开始 CLK WR OUT N=5 5 4 3 2 1 0 GATE=1 WR N=5 OUT GATE 5 4 5 4 3 2 1 WR N=3 N=4 3 2 0 4 3 2 1 OUT 0 GATE=1 0 1 本章首页 6）5方式——单次负脉冲输出（硬件触发） 触发方式：写入初值后，GATE＝ 触发 输出波形：计数过程中为高，结束时输出宽度为1个时钟周期的负脉冲并结束 计数过程中GATE作用：＝1，＝0，＝ ，不影响；＝ ，启动或重新启动 计数过程中写入新初值：由GATE＝ 启动新过程 触发方式同1方式输出波形同4方式 CLK WR OUT N=5 WR N=5 OUT GATE 5 4 3 5 4 3 2 1 0 WR N=3 N=4 2 3 1 0 0 4 3 2 OUT 1 GATE 5 4 3 2 1 0 5 4 3 2 1 0 GATE 7）6种方式的比