电工电子技术基础 第11章 时序逻辑电路.ppt

2、4位左移移位寄存器 并行输出 3、 集成双向移位寄存器74LS194 由74LS194构成的能自启动的4位环形计数器 波形图 11.3 计数器 能够记忆输入脉冲个数的电路称为计数器。 计数器 二进制计数器 十进制计数器 N进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N进制计数器 ······ 11.3.1 二进制计数器 1、异步二进制计数器 3位异步二进制加法计数器 由于3个触发器都接成了T＇触发器，所以最低位触发器F0每来一个时钟脉冲的下降沿（即CP由1变0）时翻转一次，而其他两个触发器都是在其相邻低位触发器的输出端Q由1变0时翻转，即F1在Q0由1变0时翻转，F2在Q1由1变0时翻转。 波形图 F0每输入一个时钟脉冲翻转一次。 F1在Q0由1变0时翻转。 F2在Q1由1变0时翻转。 二分频 四分频 八分频 从状态表或波形图可以看出，从状态000开始，每来一个计数脉冲，计数器中的数值便加1，输入8个计数脉冲时，就计满归零，所以作为整体，该电路也可称为八进制计数器。 由于这种结构计数器的时钟脉冲不是同时加到各触发器的时钟端，而只加至最低位触发器，其他各位触发器则由相邻低位触发器的输出Q来触发翻转，即用低位输出推动相邻高位触发器，3个触发器的状态只能依次翻转，并不同步，这种结构特点的计数器称为异步计数器。异步计数器结构简单，但计数速度较慢。 状态表 用上升沿触发的D触发器构成的4位异步二进制加法计数器及其波形图 F0每输入一个时钟脉冲翻转一次。 F1在Q0由1变0时翻转， F2在Q1由1变0时翻转， F3在Q2由1变0时翻转。 3位异步二进制减法计数器 F0每输入一个时钟脉冲翻转一次， F1在Q0由1变0时翻转， F2在Q1由1变0时翻转。 2、同步二进制计数器 3个JK触发器都接成T触发器 F0每输入一个时钟脉冲翻转一次 F1在Q0=1时，在下一个CP触发沿到来时翻转。 F2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。 11.3.2 十进制计数器 选用4个CP下降沿触发的JK触发器F0、F1、F2 、F3。 1、同步十进制加法计数器 F0：每来一个CP计数脉冲翻转一次， 。 F2：在Q0 和Q1都为1时，再来一个计数脉冲才翻转， 。 F3：在Q0、Q1和Q2都为1时，再来一个CP计数脉冲才翻转，但在第10个脉冲到来时Q3应由1变为0， F1：在Q0为1时，再来一个CP计数脉冲才翻转，但在Q3为1时不得翻转， 、 。 驱动方程： 2、异步十进制加法计数器 11.3.3 N进制计数器 1、由触发器构成N进制计数器 由触发器组成的N进制计数器的一般分析方法是：对于同步计数器，由于计数脉冲同时接到每个触发器的时钟输入端，因而触发器的状态是否翻转只需由其驱动方程判断。而异步计数器中各触发器的触发脉冲不尽相同，所以触发器的状态是否翻转除了考虑其驱动方程外，还必须考虑其时钟输入端的触发脉冲是否出现。 例：分析图示计数器为几进制计数器。 列状态表的过程如下：首先假设计数器的初始状态，如000，并依此根据驱动方程确定J、K的值，然后根据J、K的值确定在CP计数脉冲触发下各触发器的状态。在第1个CP计数脉冲触发下各触发器的状态为001，按照上述步骤反复判断，直到第5个CP计数脉冲时计数器的状态又回到初始状态000。即每来5个计数脉冲计数器状态重复一次，所以该计数器为五进制计数器。 例：分析图示计数器为几进制计数器。 列异步计数器状态表与同步计数器不同之处在于：决定触发器的状态，除了要看其J、K的值，还要看其时钟输入端是否出现触发脉冲下降沿。从状态表可以看出该计数器也是五进制计数器。 2、由集成计数器构成N进制计数器 4位集成同步二进制加法计数器74LS161 ①CR=0时异步清零。 ②CR=1、LD=0时同步置数。 ③CR=LD=1且CPT=CPP=1时，按4位自然二进制码同步计数。 ④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。 用集成计数器构成N进制计数器的方法：利用清零端或置数端，让电路跳过某些状态来获得N进制计数器。 用74LS161构成十二进制计数器 将状态1100 反馈到清 零端归零 将状态1011 反馈到清 零端归零 用异步归零构成十二进制计数器，存在一个极短暂的过渡状态1100。十二进制计数器从状态0000开始计数，计到状态1011时，再来一个CP计数脉冲，电路应该立即归零。然而用异步归零法所得到的十二进制计数器，不是立即归零，而是先转换到状态1100，