电子技术基础 作者 庄丽娟 主编 第7章 时序逻辑电路.pptVIP

第7章 时序逻辑电路 7．1 触发器 7．2 同步计数器 7．3?异步计数器 7．4 寄存器 7．5 基础实验 7．6 技能训练 本章小结 7．1触发器 触发器的基本概念； 触发器的基本特性： １、有两个稳定状态，可分别用来表示二进制数码0和1； ２、在输入信号作用下，触发器的两个稳定状态可相互转换，输入信号消失后，已转换的稳定状态可长期保持下来。 7．1触发器 一、基本RS触发器 由两个与非门交叉连接而成的基本RS触发器 7．1触发器 与非门组成的基本RS触发器的特性表 特性方程 7．1触发器 特点 基本RS触发器电路简单，是构成各种功能触发器的基本单元。它可以组成数码寄存器存放二进制数码，可以用作防止波形抖动的开关。它的主要缺点是输入信号存在期间将直接控制着输出端的状态，而且R、S之间存在约束。 7．1触发器 二、同步RS触发器对于基本RS触发器，只要或产生变化，就可能引起状态翻转，因此，基本RS触发器的抗干扰能力较差。另外，在数字系统中，为了协调各部分电路的工作，任何操作均应按预定的时间完成。因此产生由时钟控制接收R、S信号的时钟型RS触发器，也称同步RS触发器。 7．1触发器 电路组成： 　同步RS触发器是由一个基本的RS触发器加两个控制门组成。 7．1触发器 工作原理 　当CP=0时，G3、G4均被封锁，输出均为1。触发器状态保持不变。 　当CP=1时，G3、G4打开，输入信号R、S通过G3、G4使基本RS触发器动作，输出端状态仍由R、S状态和来决定。 7．1触发器 特性方程与基本RS触发器一样。 同步RS触发器的主要特点 （1）优点 由时钟脉冲控制，CP=0触发器状态保持原态不变；CP=1期间，触发器根据输入信号R、S状态决定输出状态。由于时钟脉冲控制，便于多个触发器同步工作。 （2）缺点 CP=1期间，触发器的输出仍然受R、S信号的直接控制。也就是说，在CP=1期间，若R、S信号变化，则同步RS触发器的输出状态也会跟着变化，抗扰能力较差。同时 R、S信号之间仍然有约束。由于上述原因，同步RS触发器的使用受到一定限制。 7．1触发器 三、边沿JK触发器 边沿触发器是一种改进型式的触发器，它的特点是只在CP脉冲的上升沿（或下降沿）的瞬间，触发器才根据输入信号的状态翻转，而在CP=0或是CP=1期间，输入信号的变化对触发器的状态均无影响。 7．1触发器 边沿JK触发器的逻辑符号 边沿JK触发器的特性表 　　 7．1触发器 边沿JK触发器的特性方程： 集成边沿JK触发器74LS112 　　边沿JK触发器74LS112（1/2）符号图 7．1触发器 四、维持阻塞D触发器 维持阻塞D触发器是一种正边沿触发的D触发器 维持阻塞D触发器特性表 7．1触发器 维持阻塞D触发器的特性方程： 维持阻塞D触发器的优点是边沿控制，CP上升沿触发，在CP=1期间有维持阻塞作用存在，触发器状态不发生变化，抗扰能力强。但也存在缺点，即在某些情况下使用起来不如JK触发器方便。 7．1D触发器 集成维持组塞D触发器74LS74介绍 7．1触发器 五、T触发器和T′触发器 T 触发器是指根据T端输入信号的不同，在时钟脉冲CP作用下具有翻转和保持功能的电路 T′触发器则是指每输入一个时钟脉冲CP，状态变化一次的电路。在T触发器中，若T恒为1，则T触发器就变换为Tˊ触发器 T 和T′触发器可以由JK触发器或D触发器转换而来，它们的特性表和特性方程不再赘述 7．1触发器 六、CMOS触发器 CMOS触发器与TTL触发器一样，种类繁多。由于CMOS触发器具有功耗低、抗干扰能力强、电源适应范围大等优点 常用的集成触发器有CC4013（D触发器）和CC4027（JK触发） 7．1触发器 7．1触发器 七、触发器的相互转换 JK触发器转换为D触发器 首先写出反映已有触发器（JK触发器）逻辑功能的特性方程 然后，写出待求触发器的特性方程 最后，求出JK触发器的驱动方程 7．1触发器 根据求出的转换逻辑即已有的JK触发器的驱动方程，可画出待求触发器的逻辑图 7．1触发器 将D触发器转换为JK触发器 写出已有触发器——D触发器的特性方程： 写出待求触发器——JK触发器的特性方程 : 比较上述两个特性方程，可得: 7．1触发器 画出逻辑图 : 7．2同步计数器 同步计数器的分析步骤 （1）写输入输出方程。 根据给定的电路写出时钟方程、驱动方程和输出方程。也就是各个触发器的时钟信号、同步输入信号及电路输出信号的逻辑表达式。 （2）求状态方程。 把驱动方程代入相应触发器的特性方程，即可求出电路的状态方程，也就是各个触发器的次态方程。 （3）列状态转换真值表。