电工与电子技术 作者 孙立坤 等 第14章 时序逻辑电路.pptVIP

14.3　计数器 14.3.1　同步计数器图14?17是由三个JK触发器组成的三位同步二进制加法计数器。 图14-17　三位同步二进制加法计数器 1)写时钟方程、驱动方程: 14.3　计数器 2)求状态方程:JK触发器的特性方程为3)进行状态计算，列出状态表(表14-11)，画状态图，如图14-18所示。 表14-11　三位二进制同步计数器状态表 14.3　计数器 图14-18　三位二进制同步计数器状态图 14.3.2　异步计数器 14.3　计数器 　　异步二进制计数器如图14?19所示，它由三个JK触发器组成，三个触发器的状态受不同CP控制，因此为异步计数器。 图14-19　异步二进制计数器 14.3　计数器 表14-12　三位二进制异步计数器状态表 14.3　计数器 图14-20　三位二进制异步计数器时序图和状态图 14.3.3　集成计数器 计数器除用触发器直接构成外，实用中更多是利用集成计数器改接而成。1.74LS161集成计数器 14.3　计数器 (1)74LS161的功能　74LS161是四位二进制同步计数器，具有计数、保持、预置、清零功能，其引脚排列图和逻辑符号如图14-21所示。1)异步清零:当清零控制端D=0时，输出端清零，与CP无关。2)同步预置数:在D=1的前提下，当预置数端 ＝0时，在置数输入端D0 D1 D2 D3预置某个数据，同时在CP脉冲上升沿作用下，将D0 D1 D2 D3端的数据置入计数器。 图14-21　74LS161的引脚排列和逻辑符号 14.3　计数器 表14-13　74LS161的功能表 3)保持:当D=1、＝1时，只要控制端EP和ET中有一个为低电平，就使计数器处于保持状态。4)计数:当D=1、＝1、EP=ET=1时，电路为四位二进制加法计数器。 14.3　计数器 (2)74LS161应用　74LS161不但能实现模16的计数功能，还可以构成任意进制的计数器。1)预置数端复位法，构成任意进制计数器:图14-22 a所示为74LS161连成的十进制计数器。 图14-22　预置数法构成的十进制计数器 2)进位输出置最小数法， 14.3　计数器 构成任意进制计数器:图14-23a所示是采用进位输出置最小数法构成的八进制计数器。 图14-23　进位输出置最小数法构成的八进制计数器 3)异步清零复位法，构成任意进制计数器:图14-24a所示是采用异步清零复位法构成的十进制计数器。 14.3　计数器 图14-24　异步清零复位法构成的十进制计数器 2. 74LS192集成计数器(1)74LS192的功能　74LS192是一个同步十进制可逆计数器。 14.3　计数器 1)预置并行数据:当预置并行数据控制端为低电平时，不管CP状态如何，可将预置数D0D1D2D3置入计数器(为异步置数)；当为高电平时，禁止预置数。2)可逆计数:当计数时钟脉冲CP加至CPU且CPD端为高电平时，在CP上升沿作用下进行加计数；当计数时钟脉冲CP加至CPD端且CPU为高电平时，在CP上升沿作用下进行减计数。3)具有清零端CR(高电平有效)和进位端及借位输出端。 图14-25　74LS192的逻辑符号 14.3　计数器 表14-14　74LS192功能表 (2)74LS192应用1)构成任意进制计数器：74LS192用预置数法接成的五进制减法计数器如图14-26a所示。 14.3　计数器 图14-26　74LS192用预置数法接成的五进制减法计数器 2)将多个74LS192级联可以构成高位计数器：例如用两个74LS192可以构成100进制计数器，其连接方式如图14-27所示。 14.3　计数器 图14-27　用两个74LS192构成100进制计数器 本 章 小 结 14.3　计数器 1.触发器是数字系统中极为重要的基本逻辑单元。2.触发器的逻辑功能是指触发器输出的次态与输出的现态及输入信号之间的逻辑关系。3.根据逻辑功能划分，触发器主要有RS触发器、D触发器、JK触发器、T触发器和T′ 触发器等。4.时序逻辑电路是数字系统中非常重要的逻辑电路，与组合逻辑电路既有联系，又有区别，常用的时序逻辑电路有计数器和寄存器。习题与思考题 14.3　计数器 图14-28　题14-1图 14.3　计数器 图14-29　题14-2图 14.3　计数器 图14-30　题14-3图 14.3　计数器 图14-31　题14-4图 14.3　计数器 图14-32　题14-5图 (1)列出状态表；(2)画出电路图。 14.3　计数器 图14-33　题14-6 图 14.3　计数器 图14-34　题14-7 图 14.3　计数器 图14-35　题14-9 图 电工与电子技术 主编 在线教务辅导网： 教材其余课件