FPGA设计与应用(教学课件) 作者 FPGA设计与应用教学课件.pptVIP

7.4 3DES-PCI安全卡的设计 ◆ 3DES卡结构设计 　　安全卡的硬件系统结构设计在解决高速数据传输问题中起着极为重要的作用，同时在减小设计难度和提高可靠性方面也有很大作用。3DES算法的FPGA硬件化是实现高速安全处理的必要条件。但是，若硬件结构设计不合理，即使3DES算法芯片速度再高也不能实现高速加密系统。缺乏针对高速硬件系统结构分析和研究将会产生性能不高的问题出现。因此，要想实现3DES卡的高性能，减小设计难度和提高可靠性就必须对硬件系统结构进行深入的分析和设计。 　　一般PCI总线安全卡由嵌入式CPU为核心的管理子系统、PCI桥、安全专用芯片、控制ASIC芯片、安防措施、数据缓冲存储电路、网络接口、USB、RS232口等组成。但是，影响实时安全处理速度的关键因素主要是嵌入式CPU、PCI桥、安全专用芯片、数据缓冲存储电路这四部分的性能和它们之间的组合关系。因此，我们就以这四部分之间的组合关系为结构归类对象，对高速PCI安全卡硬件系统结构进行分析和归类，归纳为６种典型结构。 7.4 3DES-PCI安全卡的设计 ◆ 6种PCI安全卡典型结构性能分析和比较 　　如图所示典型结构1的主要组成部件是：嵌入式CPU基本系统、PCI桥、安全专用芯片、双端口SRAM。 　　数据主要路径是：放在计算机内存的数据经PCI总线写入双端口SRAM中，卡上CPU把数据读出并交给安全专用芯片处理，然后卡上CPU再把处理后的数据写入双端口SRAM中，再经PCI总线提交给计算机系统处理。对于协议信息和安全管理信息，卡上CPU不把此类数据送给安全芯片，而是直接处理并给计算机系统返回相关信息。 7.4 3DES-PCI安全卡的设计 ◆ 6种PCI安全卡典型结构性能分析和比较 　　数据主要路径是：放在微机系统内存的数据经PCI总线写入双端口SRAM中，卡上CPU只读出协议信息和管理信息，直接处理并给微机系统返回相关信息。而安全芯片也作为能独立执行的智能控制器从双端口SRAM中读出数据并进行处理，然后把处理后的数据重新写入双端口SRAM中，再经PCI总线提交给微机系统处理。 7.4 3DES-PCI安全卡的设计 ◆ 6种PCI安全卡典型结构性能分析和比较 　　数据主要路径是：放在微机系统内存的数据经PCI总线写入输入FIFO中，卡上CPU把数据读出并交给安全芯片处理，然后卡上CPU再把处理后的数据写入输出FIFO中，再经PCI总线提交给微机系统处理。对于协议信息和安全管理信息，卡上CPU不把此类数据送给安全芯片，而是直接处理并给微机系统返回相关信息。 4.4 中央允许产生器 用不良设计方法设计的中央时钟产生器，可以用等效的同步式电路取代。后者即中央允许产生器。这一设计中采用了本章介绍的所有设计方法。图4-27中示出的简单允许产生器能够推广到和任何有条件或无条件状态的执行相结合。 4.5 同步清除 　虽然本章中作为单元电路介绍的同步清除在功能上，在某些情况下，等效于异步清除，但是当一电路有全局复位功能时优先选用同步清除的理由如下： 1、某些电路具有自己的同步清除功能。可以将其用于全局清除，以节省资源。 2、混合使用全局异步清除和局部同步清除会使电路功能混乱，导致产生异常情况。 3、在许多情况下，采用同步清除的电路比异步的占用较少空间。 4、使RAM和寄存器列一类电路元件，初始化时，要求在连续几个时钟周期中清除，这意味着同步清除。 4.6 时钟歪斜的清除 　同步设计的最重要求之一是将时钟歪斜减小到可以接受的程度。假设时钟缓冲符合第三章中的规则，则还有另外两种设计方法可以采用。 　第一种情况是从一D型触发器的Q输出端直接馈给另一触发器的 D输入端时，延迟不足以满足第二个D型触发器对保持时间的要求。解决方法是使用一个低驱动强度的源D型触发器，并且不加缓冲。高的相对扇出有助于改进保持时间。 　第二种设计方法是在各个受时钟控制的部件之后分别接入缓冲器，并在两个缓冲输出端之间接一平衡网络。若两支路由于某种原因不平衡，则有一小电流通过网络，从而消除时钟歪斜。 4.7 异步接口 ◆ 互相同步的系统 ◆ 互相异步的系统 ◆ 握手发送数据的安全性 ◆ 同步系统的异步输入 ◆ 亚稳定性 ◆ 微处理器存储器映射中的FPGA 4.7 异步接口 ◆ 互相同步的系统 我们要讨论的第一种接口是普通的互相同步的两个同步系统的接口。为了满足这一类的条件，两系统必须有一公共外部时钟。用允许标志如图所示，通知在两系统之间传送数据。允许信号在时钟上升沿后经过时钟至Q端的传播时间变为有效，并保持有效至下一个时钟上升沿之后时钟至Q端的时间。故它包含一有效