STM8S系列单片机原理与应用 作者 潘永雄 第6-11章 第8章.ppt

8.2 UART串行通信接口 　　STM8S提供了3个通用异步串行通信接口UART (Universal Asynchronous Receiver Transmitter)，分别编号为UART1、UART2、UART3，各UART接口功能略有差异，如表8-1所示。该系列MCU并非所有的型号都具有UART1～UART3串行接口，实际上STM8S207、STM8S208芯片有UART1及UART3两个串行接口，STM8S105芯片仅有UART2串行接口，而STM8S103芯片仅有UART1串行接口。 8.3 RS232C串行接口标准及应用 8.3.1 RS232C的引脚功能 　　完整的RS232C接口由主信道、辅助信道共22根连线组成。不过该标准对引脚的机械特性并未做出严格规定，一般采用标准的25芯D型插座(通过25芯D型插头连接)，各引脚信号含义如图8-14(a)所示。 8.4 RS422/RS485总线 8.4.1 RS422接口标准 　　RS422接口标准的发送器将TTL电平的发送信号DI转换为差分(Differential Driver Mode)形式的A、B两路信号输出，即A路信号与B路信号极性相反。当RS422接口标准发送器输出信号电位差电平UAB在?+1.5～+6 V之间时，定义为逻辑“1”；当输出信号电位差电平UAB在?-6～-1.5 V之间时，定义为逻辑“0”。 8.5 串行外设总线接口(SPI) 　　STM8S系列MCU内置了串行外设总线接口SPI(Serial Peripheral Interface)部件。SPI是一种高速的串行外设总线接口，采用全双工、同步串行通信方式，其通信协议简单，是单片机应用系统常用的一种串行通信方式之一。 　　SPI总线有主、从两种工作模式，使用MOSI(Master Out/Salve In)引脚、MISO(Master In/Salve Out)引脚、输入/输出同步时钟信号SCK、从设备选择信号，来完成两个SPI接口设备之间的数据传输。 8.5.1 STM8S系列芯片SPI接口部件结构 　　STM8S系列MCU SPI总线接口部件的结构如图8-28所示。它包括移位寄存器(SHIFT REGISTER)、波特率产生器(BAUD RATE GENERATOR)、主设备控制逻辑(MASTER CONTROL LOGIC)等部分。 图8-28 SPI总线结构 　　STM8S系列MCU SPI总线接口部件功能很强，除了支持主从设备、时钟速率、时钟极性、时钟相位等方式编程选择外，还具有如下功能： 　　(1) 主从设备可软件选择。在这种情况下，从设备选择端(PE5)可作为GPIO引脚使用。 　　(2) 单一数据线的半双工模式与接收模式。 　　(3) ?CRC校验。 8.5.2 STM8S系列芯片SPI接口部件功能 　　1. 数据传输时序 　　数据传输时序由数据传输顺序(LSBFIRST)、时钟极性(CPOL)、时钟相位(CPHA)确定，如图8-29所示。 在图8-29中，时钟极性CPOL确定了SPI总线空闲状态下时钟引脚SCK的电平状态，当CPOL为0时，在空闲状态下，SCK引脚处于低电平；当CPOL为1时，在空闲状态下，SCK引脚处于高电平。时钟相位CPHA确定了数据传送发生在时钟SCK的前沿还是后沿，具体情况如表8-7所示。 表8-7 CPHA与CPOL不同组合对数据传输时序的影响 　　数据传输顺序(LSBFIRST)确定了是先输出低位(LSB)还是高位(MSB)。当LSBFIRST位为0时，先输出MSB，如图8-29所示；当LSBFIRST位为1时，先输出LSB。 图8-29 SPI总线传输时序 　　为保证数据顺利传输，主从SPI设备的数据传输顺序(LSBFIRST)、时钟极性(CPOL)、相位(CPHA)必须一致。 由于SPI通信过程由主设备控制，串行移位时钟SCK由主设备提供，因此对从设备来说，SPI_CR1寄存器中的波特率位没有意义。 　　对从设备来说，必须保证SPI总线在空闲状态下SCK引脚电平状态与CPOL位保持一致。 　　从图8-29所示的SPI总线数据传输时序可以看出，SPI总线抗干扰能力比UART串行总线低。若时钟极性CPOL定义为1(即总线空闲时SCK为高电平)，则在总线空闲期间，当从设备、SCK引脚同时受到负脉冲干扰时，从设备会出现误动作——串行移位寄存器通过MISO引脚输出一位；而在数据传输(从设备片选信号有效)期间，如果SCK引脚受到正、负窄脉冲干扰，串行移位寄存器也会多移出一位。因此，SPI总线仅适用于干扰不严重的高速近距离通信。此外，尽可能地将时钟极性(CPOL)定义为0(使空闲时SCK引脚为低电平)，原因是总线空