EDA技术实用教程(第二版) 潘松 黄继业 第2版 第5章_VHDL设计进阶新.pptVIP

【 WHEN 001 = REG(0) = C0 ; REG(7 DOWNTO 1) = REG(6 DOWNTO 0); CY = REG(7);--带进位循环左移 WHEN 010 = REG(0) = REG(7); REG(7 DOWNTO 1) = REG(6 DOWNTO 0); --自循环左移 WHEN 011 = REG(7) = REG(0); REG(6 DOWNTO 0) = REG(7 DOWNTO 1); --自循环右移 WHEN 100 = REG(7) = C0 ; REG(6 DOWNTO 0) = REG(7 DOWNTO 1); CY = REG(0); --带进位循环右移 WHEN 101 = REG(7 DOWNTO 0) = D(7 DOWNTO 0); --加载待移数 WHEN OTHERS = REG = REG ; CY = CY ; --保持 END CASE; END IF; END PROCESS; QB(7 DOWNTO 0) = REG(7 DOWNTO 0); CN = CY; --移位后输出 END BEHAV; 接上页 5.3.4 进程中的信号与变量赋值语句 5.3 数据对象DATA OBJECTS 图5-12 例5-12中带进位循环左移仿真波形（MD=001） 5.4 双向电路和三态控制电路设计 5.4.1 三态门设计 【例5-13】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tri_s IS port ( enable : IN STD_LOGIC; datain : IN STD_LOGIC_VECTOR(7 DOWNTO 0); dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END tri_s ; ARCHITECTURE bhv OF tri_s IS BEGIN PROCESS(enable,datain) BEGIN IF enable = 1 THEN dataout = datain ; ELSE dataout =ZZZZZZZZ ; END IF ; END PROCESS; END bhv; 图5-13 8位3态控制门电路 5.4.2 双向端口设计 【例5-14】 library ieee; use ieee.std_logic_1164.all; entity tri_state is port (control : in std_logic; in1: in std_logic_vector(7 downto 0); q : inout std_logic_vector(7 downto 0); x : out std_logic_vector(7 downto 0)); end tri_state; architecture body_tri of tri_state is begin process(control,q,in1) begin if (control = 0) then x = q ; else q = in1; x=ZZZZZZZZ ； end if; end process; end body_tri; 5.4.2 双向端口设计 图5-14 例5-14的仿真波形图 图5-16 例5-14的综合结果 5.4.2 双向端口设计 【例5-15】 (以上部分同上例) process(control,q,in1) begin if (control=0) then x = q ; q = ZZZZZZZZ; else q = in1; x =ZZZZZZZZ； end if; end process; end body_tri; 5.4 双向电路和三态控制电路设计 5.4.2 双向端口设计 图5-15 例5-15的仿真波形图 图5-17 例5-15的综合结果 【例5-16】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tristate2 IS port ( input3, input2, input1, input0 : IN STD_LOGIC_VECTOR (7 DOWNTO