EDA技术实用教程—VHDL版(第四版) 潘松 黄继业 第4章 QuartusII应用向导新.pptVIP

EDA技术实用教程 第4章 Quartus II应用向导 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.1 基本设计流程 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.2 引脚设置与硬件验证 4.3 嵌入式逻辑分析仪使用方法 4.3 嵌入式逻辑分析仪使用方法 4.3 嵌入式逻辑分析仪使用方法 4.3 嵌入式逻辑分析仪使用方法 4.3 嵌入式逻辑分析仪使用方法 4.3 嵌入式逻辑分析仪使用方法 4.3 嵌入式逻辑分析仪使用方法 4.3 嵌入式逻辑分析仪使用方法 4.4 编辑SignalTap II的触发信号 4.4 编辑SignalTap II的触发信号 4.4 编辑SignalTap II的触发信号 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.5 原理图输入设计方法 4.6 keep属性应用 4.6 keep属性应用 4.7 SignalProbe使用方法 4.8 Settings设置 4.9 适配器Fitter设置 4.10 HDL版本设置及Analysis Synthesis功能 4.11 Chip Planner应用 4.11 Chip Planner应用 4.11 Chip Planner应用 4.11 Chip Planner应用 4.11 Chip Planner应用 4.12 Synplify Pro的应用及其与Quartus II接口 4.12 Synplify Pro的应用及其与Quartus II接口 4.12 Synplify Pro的应用及其与Quartus II接口 4.12 Synplify Pro的应用及其与Quartus II接口 4.12 Synplify Pro的应用及其与Quartus II接口 4.12 Synplify Pro的应用及其与Quartus II接口 4.12 Synplify Pro的应用及其与Quartus II接口 习 题 习 题 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 实验与设计 4. 顶层电路设计 4. 顶层电路设计 4.5.2 应用宏模块的多层次原理图设计 4.5.3 74系列宏模块逻辑功能真值表查询 （1）修改工程设置。 （2）指定HDL设置。 （3）指定时序设置。 （4）指定编译器设置。 （5）指定仿真器设置。 （6）指定软件构建设置。 （7）指定HardCopy时序设置。 Analysis Synthesis构建单个工程数据库，将所有设计文件集成在设计实体或工程层次结构中。 编译报告窗口和Report窗口的信息区域显示出Analysis Synthesis生成的任何信息。Status窗口记录工程编译期间在Analysis Synthesis中处理所花的时间。 4.11.1 Chip Planner应用实例 4.11.1 Chip Planner应用实例 4.11.2 Chip Planner功能说明 4