EDA技术及应用——Verilog HDL版 第三版 谭会生 全书 第3章新.pptVIP

3.1 Verilog HDL简介 3.2 Verilog HDL程序概述 3.3 Verilog HDL语言要素 3.4 结构描述语句 3.5 数据流描述语句 3.6 行为描述语句 3.7 函数与任务 3.8 基本逻辑电路设计 3.9 状态机的Verilog HDL设计 3.1.1 常用硬件描述语言简介　　常用硬件描述语言有VHDL、Verilog和ABEL语言。VHDL起源于美国国防部的VHSIC；Verilog起源于集成电路的设计；ABEL来源于可编程逻辑器件的设计。下面从使用方面将三者进行对比。 　　(1) 逻辑描述层次。一般的硬件描述语言由高到低依次可分为行为级、RTL级和门电路级三个描述层次。VHDL语言是一种高级描述语言，适用于行为级和RTL级的描述，最适于描述电路的行为；Verilog语言和ABEL语言是一种较低级的描述语言，适用于RTL级和门电路级的描述，最适于描述门级电路。　　(2) 设计要求。用VHDL进行电子系统设计时可以不了解电路的结构细节，设计者所做的工作较少；用Verilog和ABEL语言进行电子系统设计时需了解电路的结构细节，设计者需做大量的工作。 　　(3) 综合过程。任何一种语言源程序最终都要转换成门电路级才能被布线器或适配器所接受，因此，VHDL语言源程序的综合通常要经过行为级→RTL级→门电路级的转化