EDA技术与CPLD FPGA开发应用简明教程 978--302-15639-0 第8章 EDA课件新.pptVIP

第8章 FPGA在DSP领域中的应用 掌握加法器、减法器的原理及设计方法 掌握快速乘法器的原理和设计方法 多位加法器的构成有两种方式： 并行进位和串行进位方式 串行进位方式是将全加器级联构成多位加法器 并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。 其电路原理图如图8-1所示 1. 加法器原理 表8.1 一位全加法器真值表 一位全加器的原理可用下式表示: COUT=AB+(A⊕B)Cin； S=A⊕B⊕Cin. LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY ADDER4B IS --4位二进制并行加法器 PORT(CIN4:IN STD_LOGIC; --低位进位 A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位加数 B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4