电子设计自动化技术张永生 第10章新.ppt

第10章 课程实训 10.1　用原理图输入法设计8位全加器 10.2 用VHDL设计组合逻辑电路 10.3 计数译码显示电路的设计 10.4　计数器的设计 例10-5 译码器DECL7S程序 LIBRARY IEEE； USE IEEE．STD LOGIC 1164．ALL； USE IEEE．STD_LOGIC_UNSIGNED．ALL； ENTITY DECL7S IS PORT(a：IN STD LOGIC VECTOR(3 DOWNTO 0)； LED7S：OUT STD LOGIC VECTOR(6 DOWNTO 0))； 一一7段输出 END DECL7S； ARCHITECTURE behav OF DECL7S IS BEGIN PROCESS(a) BEGIN CASE a IS 一一CASE_WHEN语句构成的译码输出电路功能类似于真值表 WHEN“0000”=LED7S=“0111111”； 一一显示0 WHEN“0001”=LED7S=“0000110”； 一一显示1 WHEN“0010”=LED7S=“1011011”； 一一显示2 WHEN“0011”=LED7S=“1001111”； 一一显示3 WHEN“0100”=LED7S=“1100110”； 一一显示4 WHEN“0101”=LED7S=“1101101”； 一一显示5 WHEN“0110”=LED7S=“1111101”； 一一显示6 WHEN“0111”=LED7S=“0000111”； 一一显示7 WHEN“1000”=LED7S=“1111111”； 一一显示8 10.4 计数器的设计 1．实验目的 (1) 学会各种计数器的VHDL描述方法。 （2）学会VHDL的多进程及多层次设计方法。 2．实验原理 例10-6程序描述的是一个含计数使能、异步复位和计数值并行预置功能的8位并行预置加法计数器。其中， d(7 DOWNTO O)为8位并行预置输入值，ld、ce、clk和rst分别是计数器的并行预置输入的使能信号、计数时钟使能信号、计数时钟信号和复位信号。由例10-6程序可见，在加载信号ld为高电平的时间内必须至少含有一个时钟上升沿 例10-6 文件名：counter．Vhd LIBRARY IEEE； USE IEEE．STD LOGIC 1164．ALL； USE IEEE．STD LOGIC UNSIGNED．ALL； ENTITY counter IS PORT (ld, ce, clk, rst：IN STD LOGIC； d：IN STD_LOGIC_VECTOR(7 DOWNTO 0)； 一一8位预置值定义 q：OUT STD_LOGIC_VECTOR(7 DOWNTO 0))； END counter； ARCHITECTURE behave 0F counter IS SIGNAL count：STD LOGIC VECTOR(7 DOWNTO 0)； BEGIN PROCESS(clk．rst) BEGIN IF rst= ‘1’ THEN count=(OTHERS= ‘0’)； 一一复位有效，计数置0 ELSIF RISING EDGE(clk) THEN