《半导体集成电路原理与设计—第五章》.ppt

第五章 发射极耦合逻辑（ECL）电路（ Emitter Coupled Logic） * * 几种逻辑电路特点： 1、TTL：晶体管工作于深度饱和状态，利用多发射极晶体管反抽作用，加快存储电荷释放提高电路速度。tpd=10ns 2、STTL：利用肖特基箝位晶体管，工作于浅饱和状态，基区存储电荷少，提高电路速度。tpd=3ns 3、ECL：晶体管工作于放大和截止两种状态，不进入饱和区，根除了基区存储电荷带来的时间延迟，提高了速度；同时各点电平变化幅度小，提高电路速度。tpd=零点几到几ns ECL电路缺点：由于电路不工作在开关状态，所以功耗大，一般25mw左右；目前随着工艺水平的提高和不断改进电路结构，功耗已经可以降到几毫瓦的数量级。 ECL电路结构： 输入级，同时实现或/或非逻辑功能，为非饱和型电路。 基准电源--为T4管提供参考电压VBB。 输出级，解决输入与输出电平匹配问题。 实现或/或非功能 ECL电路工作原理（输入低电平）： -0.59V -1.29V -1.99V 输入全为-1.75V(0) 全部截止 -0.98V 0V 使输入管导通必须满足发射极电位高于-1.99V,输入为低电平-1.75V时,输入管发射极得到电位为-2.45V,所以输入管截止. ECL电路工作原理（输入高电平） ： -0.59V -1.29V -1.99V 任一输入为-0.924V(1) -0.98V 0V 使输入管导通必须满足发射极电位高于-1.99V,输入为低电平-1.75V时,输入管发射极得到电位为-1.624V,所以输入管导通. 射极输出器作用 1、进行电平位移：VC1、VC2输出电平比标准电平高，所以需要电平位移。 由于射极输出晶体管VBE为0.7V，同时RC1、RC2为输出管提供基流引起压降，使输出电位达到ECL标准电平。 2、提高负载能力、扩大逻辑功能。 输出阻抗7欧姆左右，带载能力很强。 射极开路输出，可驱动传输线。 参考电压源 要求：具有高的稳定性。 数值：高低电平中心，使高低电平的噪声容限基本相等。 温漂：温度升高时，引起VBE6下降，则VBB升高，此时D1、D2结压降也降低，使VBB 降低。 ECL电路电压传输特性 由于ECL电路有或和或非两种逻辑状态，所以电压传输特性曲线有两条，一条对应于“或”输出与输入间电压关系，一条对应于“或非”输出与输入之间的电压关系。 1区：输入电压在输入低电平的最小值VILmin和最大值VILmax之间变化时，定偏管T2导通，输入管T1截止。此时或输出端保持低电平VOL不变，而此时或非输出端维持高电平VOH。 2区：定偏管和输入管同时导通，但它们的导通状况不同。当输入电压高于VILmax且低于参考电压VBB时，T2管开始导通，而输入管T1倾向于截止，因此或端的输出电平要低于或非端的输出电平；当输入电压高于VBB并低于VIHmin（输入高电平的最小值）时，T2管开始截止，而输入管T1导通，此时或输出端电平要高于或非端输出电平。输入电平从VILmax增加到VIHmin时，输出电平发生转换，即或非输出由原来的高电平输出转换为低电平输出，而或输出端由低电平输出翻转为高电平输出。 3区：输入电压高于VIHmax时，此时T1管将完全导通而T2管处于完全截止的状态。随着输入电平的进一步升高，由于T2管的截止，或输出端始终维持在高电平；但或非输出端情况要复杂一些，从图中可以看出特性曲线继续向下倾斜。主要原因如下：在晶体管工作过程中，其线性区到饱和区过度所引起的VBE变化非常小，只有0.1V左右，所以T1发射极电位会随着输入电平的增加而升高，集电极电流也随之增大，因此或非端的输出电平会不断下降，表现为曲线不是平直的而是向下倾斜的。 拐点的出现原因：如果输入电压继续升高到-0.8V时,T1管将倾向于饱和,但在输入电平达到-0.4V之前,晶体管还有放大作用,所以特性曲线继续向下倾斜。如果输入电平增大到-0.4V时，T1管进入饱和状态而失去放大作用。此时特性曲线中的输出电平不再下降，其拐点位置即为晶体管的饱和点。如果输入电平进一步升高，T1管的BE结和BC结都处于正偏，所以输出电平将随着输入电平的升高而不断增加，表现为或非输出特性曲线在经过拐点之后开始回升，即向上倾斜。 ECL电路的瞬态特性 上升时间 下降时间 传输延迟时间 延迟时间产生：电路输入端加上一个正脉冲，输入电平变为高电平，在前级门的驱动下，输入电流流过输入管的基极串联电阻rb1，对输入管基极节点电容进行充电，节点电容包括输入管发射结势垒电容和扩散电容、集电结势垒电容。随着不断的充电，输入管开始导通，集电极电流进一步增加，同时继续对输入管的发射结势垒电容和扩散电容充电。输入管导通之后，集电极电压VC开始下降，