《半导体集成电路原理与设计—第八章》.ppt

* * 第八章 MOS基本逻辑单元 E/E MOS与非门、或非门电路 A Y VDD TL T1 B T2 Y VDD TL A T1 B T2 (a) E/E MOS与非门 (b) E/E MOS或非门 　　只有当输入信号大于VGS(th)NL时，对应的输入管才导通，否则截止。 A VDD T3 T2 B T1 T3 A T1 B T2 (a) E/E MOS与门 (b) E/E MOS或门 Y T5 T4 VDD Y T5 T4 E/E MOS与门、或门电路 　　常用E/E MOS门电路还有采用PMOS管的，其电路形式与NMOS相同，不同的是：(1) 电源电压为负电压(-VDD)；(2) 输出高电平为0V，输出低电平为[-VDD-(-VGS(th)PL)]。 A Y=A·B VDD TL T1 B T2 Y =A+B VDD TL A T1 B T2 (a) E/D MOS或非门 (b) E/D MOS与非门 ● ● 　E/D MOS与非门和或非门电路 　　以上介绍的MOS门电路都是静态门电路，功耗比较大，不便于组成大规模集成电路。在大规模集成电路中采用的是动态MOS逻辑电路，以减小功耗。 负载管串联 （串联开关） CMOS或非门 驱动管并联 （并联开关） CMOS或非门 A、B有高电平，则驱动管导通、负载管截止，输出为低电平。 1 0 截止 导通 该电路具有或非逻辑功能,即 Y=A+B 当输入全为低电平，两个驱动管均截止，两个负载管均导通，输出为高电平。 0 0 截止 导通 1 CMOS与非门 该电路具有与非逻辑功能，即 Y=AB CMOS与非门 负载管并联 （并联开关） 驱动管串联 （串联开关） 影响门的电气和物理结构设计的因素 1、MOS管的串联和并联 2、衬偏调制效应 3、源漏电容 4、电荷的再分配 1、MOS管的串联和并联 串联：反相器的下降时间Tf正比于CLRN，RN是RN1和RN2的串联总电阻，若两个管子的KN相等，则串联的下降时间Tf`=2Tf，m个串联Tf`=mTf 并联：反相器的下降时间Tf正比于CLRN，RN是RN1和RN2的并联总电阻，若两个管子的KN相等，则串联的下降时间Tf`=Tf/2，m个串联Tf`=Tf/m 对于P型管，用上升时间TR来表示，因为电路形成相反，所以以上升时间来衡量。 串联响应时间增大解决办法：采用尺寸优化办法来提高电路工作速度。最靠近输出端的MOS管尺寸最小，而位置越靠近VSS的MOS管尺寸越大。 若管芯全部减小，虽然可以减小CL，但是RN增大，所以要两者兼顾。 2、衬偏调制效应 正常使用时，源极和衬底连在一起，所以没有这个寄生电容；当采用图示电路时，M1和M3源极和衬底电位不等，存在寄生电容（源极和衬底有偏压，有寄生的PN结电容）。所以设计时应使结点电容尽量小。 传输门逻辑 传输门逻辑模型 传输门逻辑电路 a：NMOS型 b：全传输门型 c：CMOS型 d：PMOS上拉管型 *